电磁兼容测试(第二章)试卷资料.pptVIP

* 案例分析： 当信号的λ/4波长与导体的长度相当时会发生谐振。这时信号几乎可以100％转换成电磁场(或反之)。 * 二、 保证信号完整性的方法 当信号线的长度大于传输信号的1/4波长时，这条信号线就应该被看作是传输线（长线），并且需要考虑印制板上的线间互连和板层特性对电气性能的影响。 在高速系统中，信号线通常被建模为一个R-L-C梯形电路的级连。由于信号线上各处的分布参数存在差异，尤其是在芯片的输入、输出引脚处，这种差异更加明显。由于阻抗的不匹配，会导致信号在信号线上产生很大的反射。 消除反射的习惯做法是： 减小高速传输线的长度，降低传输线效应； 端接匹配电阻，消除信号的反射。 当几条高速信号并行走线且这些信号线之间的距离很近时，就不能忽略串扰对系统的影响。 * 图2的仿真建模给出了两条并行信号线之间的串扰：图中“非门”输出线上的信号会在“与非门”的输出线上产生干扰。反过来，“与非门”输出线上的信号也会在非门输出线上产生干扰。从图中可以看到： 如果两条并行线之间的距离越小，并行线并行的长度越长，则并行线间的感性耦合、容性耦合就越大，串扰也就越大； 从减小感性耦合和容性耦合的角度来看，消除串扰的最有效的方法是增大并行线间的间距，同时尽量减小并行线的并行长度； 改变印制板上的绝缘介质特性参数来减小这种耦合，以达到减小串扰的目的。 * 在PCB板尺寸要求很苛刻的情况下，未必能够保证并行线间的足够空间，因此要适当改变布线策略，尽可能地保护比较重要的信号线，并依靠端接来大幅度地消除串扰。基于不同的布线拓扑结构，端接的策略也可能不同，主要有以下三种方式： 单端网络一般采用串行端接； 菊花链结构一般采用AC并行端接； 星形布线一般也采用AC并行端接。 * 电源噪声一直就是让设计人员头痛的问题，尤其在高速设计中，消除电源噪声就不再像在每一个芯片的供电引脚上并联电容进行电源滤波那么简单了。采用π型等效电路以及磁珠等，会给清除电磁干扰带来一定好处。但是在高速系统中，由于高频信号在传导的过程中，其信号回流通过电源系统（尤其是多层板中的平面层）所造成的高频串扰，才是高速系统中电源噪声的最大来源。 有效地旁路地和电源上的反弹噪声，即在合适的地方增加去耦电容，例如一个高速信号的过孔也可能会对电源产生很大的噪声，因此在高速过孔附近加上去耦电容是非常必要的。同时还要注意消除系统中的不同电源间的互相干扰，一般的做法是在一点处连接，中间采用EMI滤波器。 * 三、 DSP系统中信号完整性的实例 在OFDM调制解调系统中，时钟率高达167MHz，时钟沿时间为0.6ns，系统构成如图4所示。其中： FIFO采用异步方式，作为前端接口的数据缓存； DSP的DMA高速地将数据搬移到SBSRAM或者SDRAM中； DSP处理完数据由多通道缓冲串口（MCBSP）将BIT流输出到FPGA中进行解码处理。 由于系统工作在很高的时钟频率上，所以系统的信号完整性问题就显得十分重要。 * 1、对系统进行分割 分割的目的是要重点保护高速部分。 系统中不仅有高速部分，也有异步的低速部分，DSP与SBSRAM、SDRAM接口是同步高速接口，对其处理是保证信号完整性的关键； 与FIFO、FLASH、FPGA接口采用异步接口，速率可以通过寄存器进行设置，信号完整性要求容易达到。 高速设计部分要求信号线尽量短，尽量靠近DSP； 如果将DSP的信号线直接接到所有的外设上，一方面DSP的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题； 在该系统中，有效的处理办法是将高速器件与异步低速器件进行隔离（如图示），这里采用LVTH162245实现数据隔离，利用准确的选通逻辑将不同类型数据分开；用ALB16244构成地址隔离，同时还增强了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离，以达到信号完整性的要求。 * 2、对系统中高速时钟信号与关键信号进行完整性设计： 与SBSRAM接口的时钟高达160MHz，与SDRAM接口的时钟高达80MHz，时钟信号传输处迟大小和信号质量的优劣将直接关系到系统的定时是否准确。在设计布局布线时，应优先考虑这些重要的时钟线，即通过规划时钟线，使得时钟线的连线远离其它的信号线； 连线尽量短，并且加上地线保护。本系统中由于要求大量存储器（使用了4片SDRAM），对于要求较高的同步时钟来说，如果采用星型布线，就很难保证时钟的扇出能力，而且还将导致PCB布线尺寸的增大，从而直接影响信号完整性。 因此很有必要采用时钟缓冲器来产生4个同相的、延迟极小且一致的时钟，分别接到4片SDRAM上，这样不但增加了时