EDA教案2VHDL语言.ppt

EDA教学系统总体介绍 二、VHDL语言要素 VHDL并行语句 并行语句——出现在结构体中，各语句并行（同步）运行，与书写的顺序无关。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT(s1,s2:IN STD_LOGIC; a,b,c,d:IN STD_LOGIC; z:OUT STD_LOGIC); END mux41; ARCHITECTURE example3 OF mux41 IS SIGNAL s:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN s=s1s2; PROCESS(s1,s2,a,b,c,d) BEGIN CASE s IS WHEN 00 = z = a; WHEN 01 = z = b; WHEN 10 = z = c; WHEN 11 = z = d; WHEN OTHERS = z = X; END CASE; END PROCESS; END example3; 3. LOOP语句 格式1： [标号：]FOR 循环变量 IN 初值 TO 终值 LOOP 顺序语句; END LOOP[标号]; 【例】8位奇偶校验器的描述 8 位 奇 偶 校 验 器 a（0） z