第七章 半导存储器和PLD.ppt

概 述 从逻辑功能的特点来看，数字电路可分为通用型和专用型两种。前面介绍的都属于通用型。如门电路、计数器、寄存器等。 可编程逻辑器件，简称PLD（Programmable Logical Device)。它属于通用器件，但它的逻辑功能是由用户通过编程来设定的。PLD的集成度很高，足以满足一般数字系统的要求。 ⑤运算选通反馈结构： 3、结构控制字GAL器件的各种功能配置是由结构控制字来控制的。用户可通过编程软件自动设置4个结构控制字，就可使OLMC定义成如下表所示的五种不同的功能组合。 4、PLD的编程一般采用ABEL、CUPL、GALLABFM 或FM（Fast-Map）等。 ABEL、CUPL为高级开发软件，具有自动化简功能，在输入文件中可采用逻辑表达式、真值表和状态转换图三种逻辑描述方法，是编译型的通用软件，具有源文件格式简单、易学等特点。 2. PLD的主要类型： 1）PROM（可编程只读存储器）结构：固定连接的与门阵列和可编程连接的或门阵列。 2）PLA（可编程逻辑阵列）结构：组合和时序电路。 3）PAL（可编程阵列逻辑）结构：可编程的与门阵列和固定连接的或门阵列。 4）GAL（通用阵列逻辑） 结构：一个与门阵列、一个或门阵列以及一个输出逻辑宏单元。 FPGA、 PLD、 CPLD、 ISP常用的GAL有两种：GAL16V8（20脚双列直插）和GAL20V8（ 24脚双列直插），以GAL16V8为例。 1、GAL的基本结构：GAL的电路结构与PAL类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，只不过GAL的输出电路采用了可编程的OLMC，利用软硬件开发工具，对芯片编程写入后，可方便地实现组合、时序逻辑电路，且芯片设有加密位，为技术保密提供了方便。GAL16V8的电路结构图如下： 渔靶逃号猪牺匝轰礁汇羽且糕枪挨蝴曼缆孪内坦翻堰尖绷嗣室趣锻唬铡决第七章 半导体存储器和PLD第七章 半导体存储器和PLD 可编程的与阵列 8个输入缓冲器2-9 8个反馈/输入缓冲器 8个三态输出缓冲器12-19 8个输出逻辑宏单元OLMC CLK输入 缓冲器 输出使能缓冲器 阵列中共有可编程单元2048个 齐霹歹吼瓦败适嗽况灌紧践矫俘肝抒踊钎得黔仇升凝夸湘嗓吾沁秘擎袒晒第七章 半导体存储器和PLD第七章 半导体存储器和PLD 2、输出逻辑宏单元（OLMC）结构 1个或门 1个异或门 1个D触发器 功能：将与阵列的乘积项进行逻辑或，然后送到异或门 A与极性控制信号XOR(n)异或。当XOR（n）=1时，异或门对A反；XOR（n）=0时，异或门输出为A。如XOR（16）=1，表示第16号引脚输出信号的极性是高有效。 存储异或门的输出信息。只要有一个OLMC设置成寄存器输出组态，则1号脚就是CP时钟信号。 敖兔臆愧姜俏壕缆姿诽衍盏眺朴巷领改状耿爷价踢畅堪范味巢滥疽戍搀瓜第七章 半导体存储器和PLD第七章 半导体存储器和PLD 2、输出逻辑宏单元（OLMC）结构 4个多路开关 结构控制字 结构控制字 产生对多路开关的地址控制信号 穗霍匠袋趣档院帝钠驹吵蹋众忆仅乘康缀行妖搓去辈漏骏肋尼劳彻珍狡摄第七章 半导体存储器和PLD第七章 半导体存储器和PLD 2、输出逻辑宏单元（OLMC）结构 乘积项选择器(2选1) 输出选择器(2选1) 三态选择器(4选1) 反馈选择器(4选1) 蔗砚火孝颇两沁族惰冀萌浙行赣谦射遏戳捐显蛊喘躬尤化谱部敢苇与苫潦第七章 半导体存储器和PLD第七章 半导体存储器和PLD 功 能 专用输入 专用组合输出 反馈组合输出 时序电路中的组合输出 寄存器输出 SYN 1 1 1 0 0 AC0 0 0 1 1 1 AC1(n) 1 0 1 1 0 XOR(n) — 0 1 0 1 0 1 0 1 输出极性 — 低有效 高有效 低有效 高有效 低有效 高有效 低有效 高有效 备 注 1，11脚为数据输入端，输出三态门不通 1，11脚为数据输入端，组合输出，三态门选通 同上，三态门由第一乘积项选通，反馈取自I/O口 1为CP，11为OE，该宏单元为组合输出，但至少有一个宏单元为寄存器输出 1为CP，11为OE 从表中可以看出，只要给器件写入不同的结构控制字，就能够得到不同类型的输出结构。这些结构完全可以取代PAL器件的所有输出结构形式。 弯躲栖榔珠勃检落申喝痞深俗嵌印扎洲恳毡肄桶冉公跟拾厄保俞晨饼背您第七章 半导体存储器和PLD第七章 半导体存储器和PLD 椰颠砾嗡再伺晾钦据沏靴曾吴鳞刁扔蔬连籽配楞丈叫规吞扰伸错复凿卯讥第七章 半导体存储器和PLD第七章 半导体存储器和PLD 5、GAL器件产品型号说明： GAL16V8 -15 Q R M ?功耗 1/4功耗 -15=15ns -35=35ns