《基于CPLD的数字电子钟设计报告》.docVIP

CPLD原理及应用课程学习报告 学生姓名：郑国安 同组者姓名：柯晶晶 目录 引 言 4 一：VHDL的概述 4 第一章 各模块设计 7 一 设计要求及目的 7 1.1 设计要求 7 1.2 目的 7 二 各程序模块设计说明及仿真 7 2.1 60进制计数器 7 2.2 24进制计数器： 11 2.3 8进制计数器： 13 2.4 花样闹钟： 15 第二章 设计过程及结论 21 一 设计过程： 21 二 测试及结论： 22 三 学习心得： 23 内容简要 本次CPLD课程学习的主要任务是灵活地运用CPLD相关知识、基本的 VHDL硬件描述语言编程得到我们想要的器件以实现我们所预期的功能，最终设计出产品——数字电子钟。 实现的基本功能是时、分、秒在数码管上的显示和分钟、小时的校准，扩展部分有以下几点 ：整点报时、定时闹钟、定时花样闹钟。 引 言 一：VHDL的概述 硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。目前，利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。 国外硬件描述语言种类很多，有的从Pascal