VHDL3章.ppt

第3章??????? VHDL基本语句 VHDL语言面向所有的EDA工具，因此，它也是面向仿真的语言。VHDL不仅可以方便地描述设计，而且还提供了很强的仿真能力。在VHDL中，有一些语句就是为了进行仿真而设置的，在数字系统的设计过程中，可以利用VHDL的仿真功能进行设计验证。为了能够充分理解这些VHDL语句的功能和语法，先简要介绍一些与仿真有关的概念。 3.1 仿真与延迟 在第一章中已经提到，为了验证“描述”和“综合”的结果能否满足设计功能的要求，必须在设计过程的不同阶段，对不同设计层次的设计模块进行“验证”，以便及时对设计进行修改。当前的主要验证手段是逻辑模拟，也称之为仿真。 在数字系统的设计过程中，系统仿真通常有3个阶段：行为级仿真、寄存器传输级（RTL）仿真和门级仿真。 行为级仿真：目的是验证系统的数学模型和行为描述是否正确，抽象程度较高，一般不必考虑电路中的延迟问题； 在行为级仿真之后，要对行为描述进行高层次综合（也称之为行为综合），也就是将较高层次的行为描述转换成较低层次的RTL描述，以便后续的逻辑综合； RTL仿真：目的是使RTL描述能够符合逻辑综合工具的要求，使其能够生成门级电路（门级网表），因此在RTL仿真中要考虑传输延迟、负载延迟等因素； 当RTL仿真完毕，就可以对RTL描述及其约束条件以及包含工艺参数的