VHDL语言设计入门.pptVIP

VHDL入门需掌握的基本知识 一、信号（signal）的含义和信号的2种最常 用类型：std_logic和td_logic_vector 二、四种常用语句的基本用法 赋值语句、if语句、case语句和process语句 三、实体（entity）、结构体（architecture)和一个实 体和一个结构体组成的设计实体。 四、层次结构的设计 掌握元件（component）语句和端口映射（port map）语句。 五、库（library）和程序包（pachage）的基本使用。 有了上述的入门知识，一般的设计没有什么问题。 信号和变量 信号（signal)是硬件中连线的抽象描述，信号在元件的端口连接元件。 变量(varable)在硬件中没有类似的对应关系，它们主要用于硬件特性的高层次建模所需的计算中。 信号在逻辑电路设计中最常用的数据类型 在VHDL语言中有10种数据类型，但是在逻辑电路设计中最常用的是std_logic和std_logic-vector提供的数据类型。Std_logic类型分为布尔（boolean）型、位（bit）型、位矢量(bit_vector)型。 信号在逻辑电路设计中最常用的数据类型 Std_logic有9种状态，常用的