第3部分VHDL编程基础(补充)学习课件.pptVIP

★ 分频电路的设计 　　所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1.3.4】设计一个将1KHZ的方波信号变为正、负周不等的50HZ信号的分频电路的VHDL程序，并使用MAX+plus II进行仿真。 --FJYPF.VHD, 将1KHZ的信号变为50HZ LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FJYFP IS PORT(CLK:IN STD_LOGIC; --1KHz信号输入 NEWCLK: OUT STD_LOGIC); --50Hz计时时钟信号输出 END ENTITY FJYFP; ARCHITECTURE ART OF FJYFP IS SIGNAL CNTER:INTEGER RANGE 0 TO 10#19#; --十进制计数预置数 BEGIN PROCESS(CLK) IS --分频计数器，由1KHz时钟产生50Hz信号 BEGIN IF CLKEVENT AND CLK=1 THEN IF