数字逻辑设计第5章.兰京川.ppt

第5章 组合逻辑设计实践 文档标准和电路定时 常用的中规模组合逻辑器件 内容回顾 5.1 文档标准 信号名和有效电平 5.2 电路定时 传播延迟 定时图、定时分析 常用中规模组合逻辑电路 译码器 编码器 多路复用器 奇偶校验 比较器 加法器 5.4 译码器（decoder） 二进制译码器 用译码器和逻辑门实现逻辑函数 用译码器和逻辑门实现逻辑函数 用译码器和逻辑门实现逻辑函数 二－十进制译码器 七段显示译码器 七段显示译码器 输入信号：BCD码（用A3A2A1A0表示） 输出：七段码（的驱动信号）a ~ g 1 表示亮，0 表示灭 回顾：组合电路的综合 要求设计一个七段显示译码器 逻辑抽象，得到真值表 选择器件类型 采用基本门电路实现，利用卡诺图化简 采用二进制译码器实现，变换为标准和形式 电路处理，得到电路图 5.5 编码器（encoder） 5.5 编码器（encoder） 优先编码器 5.6 三态器件 三态缓冲器（三态驱动器） 5.7 多路复用器（multiplexer） 又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下， 从多个输入数据中选择其中一个作为输出。 扩展多路复用器 扩展位 如何实现8输入，16位多路复用器？ 由8输入1位?8输入16位 需要16片74x151， 每片处理输入输出中的1位 选择端连接到每片的C,B,A 注意：选择端的扇出能力 （驱动16个负载） 扩展多路复用器 扩展数据输入端的数目 如何实现32输入，1位多路复用器？ 数据输入由8?32，需4片 如何控制选择输入端？ —— 分为：高位＋低位 高位＋译码器进行片选 低位接到每片的C,B,A 4片输出用或门得最终输出 多路分配器（demultiplexer） 把输入数据送到m个目的地之一 5.8 奇偶校验电路 奇校验电路（odd-parity circuit） 如果输入有奇数个1，则输出为1。 偶校验电路（even-parity circuit） 如果输入有偶数个1，则输出为1。 回顾：用什么可以判断1的个数？？？ 回顾异或、同或运算 奇偶校验的应用 5.9 比较器（comparator） 比较2个二进制数值并指示其是否相等的电路 等值比较器：检验数值是否相等 数值比较器：比较数值的大小（,=,） 如何构造1位等值比较器？？ —— 利用异或门（同或门） 如何构造多位等值比较器？？ 迭代比较电路 一位数值比较器 ① AB（A=1, B=0）则 A·B’=1 可作为输出信号 ② AB（A=0, B=1）则 A’·B=1 可作为输出信号 ③ A=B ，则A⊙B=1，可作为输出信号 多位数值比较器 4位比较器74x85 比较器的串行扩展 8位比较器74x682 比较器的并行扩展 5.10 加法器 5.10 加法器 串行进位加法器 并行进位加法器 并行进位加法器 P0 P1 P2 P3 P4 P5 P6 P7 内部逻辑图：P300 图3-84 问题1：怎样表示以下输出？ 高电平有效：P DIFF Q 高电平有效：P EQ Q 高电平有效：P GE Q 高电平有效：P LT Q （P301 图5-85） GE LT 问题2：能否扩展？？ 注意：没有级联输入端 A2 A1 A0 GS EO EI I7 I0 A2 A1 A0 GS EO EI I7 I0 Q15_L Q8_L Q7_L Q0_L Y0 Y1 Y2 Y3 GS 2个74x148级联为16－4优先编码器 输入：由8?64，需8片74x148 每片优先级不同（怎样实现？） 保证高位无输入时，次高位才工作 —— 高位芯片的EO端接次高位芯片的EI端 用8-3优先编码器74x148级联为64-6优先编码器 A2 A1 A0 GS EO EI I7 I0 片间优先级的编码 —— 利用第9片74x148 每片的GS端接到第9片的输入端 第9片的输出作为高3位（RA5～RA3） 片内优先级 片间优先级 输出：6位 低3位 高3位 8片输出A2～A0 通过或门作为 最终输出的低3位 RA2～RA0 分析判定优先级电路：（利用74x148 ） 8个___电平有效输入I0_L～I7_L，_____的优先级最高 地址输出A2～A0，____电平有效 若输出AVALID高电平有效，则表示_______________ A2 A1 A0 GS EO EI 74x148 I7 I0 I0_L I7_L A2 A1 A0 AVALID 低 I0_L 至少有一个输入有效 高 P328 5.48 74x1