第四部分VHDL应用设计2011学习课件.pptVIP

第四章 基本组合电路的VHDL设计 4.1 逻辑门与门、或门、反相器、与非门、或非门、异或门 描述方法：用并行语句、逻辑运算符描述；用进程语句根据输入输出逻辑关系，或真值表进行描述。 4.2 选择器 4.3 译码器 5.4 编码器 5.6 比较器 比较器 4.7 移位器 library ieee; use ieee.std_logic_1164.all; entity shifter isport(in1:in std_logic_vector(3 downto 0);sr, sl, ir, il : in std_logic;out1:out std_logic_vector(3 downto 0)); end shifter; architecture arc of shifter is beginprocess(in1,sr,sl,ir,il)variable temp:std_logic_vector(0 to 1);begintemp:=sr sl;case temp iswhen “00”=out1=in1 ;when “01”=out1=in1(2 downto 0)il ;when “10”=out1=irin1(3 downto 1) ;when “11”=out1=in1;when others=null;end cas