《EDA技术》学习情境5多人抢答器的CPLD设计任务1.ppt

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2016-12-07 发布于北京
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2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 5.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿：信号名EVENT 5. 不完整条件语句与时序电路【例5-11】 ENTITY COMP_BAD IS PORT( a1 : IN BIT;b1 : IN BIT;q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; RTL级电路结构图5-6 例5-12的电路图【例5-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END 5.2.3 实现时序电路的VHDL不同表达方式【例5-13】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例5-14】 ... PROCESS (CLK) BEGIN IF CLK=1 AND CLKLAST_VALUE=0 --同例5-13 THEN Q = D ; END IF; END PROCESS ; 【例5-15】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- CLK的数据类型必须是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ; 【例5-16】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 【例5-17】... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ;--利用进程的启动特性产生对CLK的边沿检测 END IF;