EDA技术 第九章 verilog 语言规则.ppt

EDA技术 主讲：牛军浩 第九章 Verilog语言规则 教学目的 9.1 文字规则 9.1 文字规则 9.1 文字规则 9.1 文字规则 9.1 文字规则 9.1 文字规则 9.2 数据类型 9.2 数据类型 9.2 数据类型 9.3 操作符 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.4 基本语句 9.5 库元件实现结构描述 9.1 实体 9.1 实体 9.1 实体 9.1 实体 9.1 实体 9.2 结构体 9.2 结构体 9.2 结构体 9.2 结构体 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.3 子程序 9.4 VHDL库 为了提高设计效率以及使设计遵循某些统一的语言标准或数据类型格式，有必要将一些有用的信息汇集在一个或几个库中以供调用。 例如： BIT STD_LOGIC INTEGER AND2 9.4 VHDL库 在设计实体前要用LIBRARY语句加入库，使用USE语句调入程序包。 在综合过程中，所要调用的库必须以VHDL源文件的形式存在，并能使随时读入 VHDL语言库分为设计库和资源库两类 设计库：WORK，在设计中用户设定的文件目录所对应的WORK库 资源库：常规元件和标准模块 9.4 VHDL库 IEEE库：最为常用，包含IEEE标准和一些工业标准的程序包。 STD库：定义VHDL语言标准，不需显式表达 WORK库：用户的VHDL设计的现行工作库 VITAL库：只在VHDL仿真器中使用 自定义库： 9.4 VHDL库 主要包括 STD_LOGIC_1164 NUMERIC_BIT NUMERIC_STD 非IEEE标准库，但成为工业标准（Synopsys） STD_LOGIC_ARITH STD_LOGIC_SIGNED STD_LOGIC_UNSIGNED 9.4 VHDL库 VHDL语言标准定义两个标准程序包 STADNARD TEXTIO（文件输入／输出程序包） 在编译和综合过程中，VHDL的设计自动包含这两个库 不需要像IEEE那样进行显式表达 9.4 VHDL库 是用户的VHDL设计库，用于存放用户设计和定义的一些设计单元和程序包 VHDL的设计自动包含WORK库 在进行设计时，应该指定设计的工作路径，以指定WORK库 9.4 VHDL库 VITAL库用来提高门级时序仿真精度，只用于VHDL仿真器中 VITAL库已经成为IEEE标准 VITAL_TIMING VITAL_PRIMITIVES 生产厂商EDA工具的适配器都能产生带时序信息的VHDL门级网表，因此在设计中一般不需要VITAL库 9.4 VHDL库 库的说明语句放在实体单元前 库语句一般与USE语句同用 LIBRARY：指定使用的库名 USE：指定库中的程序包 作用范围限于所说明的设计实体 每一设计实体都必须有自己完整的库说明语句和USE语句 9.5 VHDL程序包 使已定义的常数、数据类型、元件调用说明以及子程序等能被更多的设计实体方便的访问和共享，可以将他们收集到一个VHDL程序包中，多个程序包可以并入一个VHDL库中 对于大系统开发，多个或多组开发人员同步工作尤为重要。 9.5 VHDL程序包 程序包至少应包含以下结构中的一种： 常数说明 数据类型说明 元件定义 子程序 程序包由程序包首部和程序包体组成 一个完整的程序包，程序包首部名和程序包体名一致 程序包首部可以独立定义和使用，程序包体不是必须的 9.5 VHDL程序包 PACKAGE 程序包名 IS 程序包首部说明部分 END 程序包名； …… PACKAGE BODY 程序包名 IS 程序包体说明部分以及包体内容 END 程序包名； 9.5 VHDL程序包 9.5 VHDL程序包 程序包首部可以收集不同VHDL设计所需的公共信息，如数据类型说明、信号说明、子程序说明和元件说明等，这些信息也可以在每一个设计实体中单独定义和说明 程序包体说明部分可以是USE语句、子程序定义、子程序体、数据类型说明、子类型说明和常数说明等 如果仅定义数据类型或数据对象等内容，程序包体不是必要的，程序包首部可以单独使用，但在程序包中若有子程序说明时，必须有对应的子程序包体 9.5 VHDL程序包 STD_LOGIC_1164：最常用