第10章 集成电路系统设计简介.ppt

集成电路设计技术与工具 第十章 集成电路系统设计简介 内容提要 10.1 引言 10.2 数字系统硬件描述语言 10.3 数字系统的CPLD/FPGA硬件验证 10.4 VLSI数字系统逻辑综合与物理实现 10.5 混合信号系统硬件描述语言 10.6 本章小结 10.1 引言 数字系统实现模拟信号处理结构示意图 设计数字系统的基本方法 电路图 硬件描述语言（HDL: Hardware Description Language) 怎样设计复杂的数字系统？ 用EDA设计数字系统的流程 基于HDL语言的数字集成电路设计参考流程 10.2 数字系统硬件描述语言 编程语言： 程序员利用一种由专家设计的既可以被人理解，也可以被计算机解释的语言来表示算法问题的求解过程。这种语言就是编程语言。 程序：由编程语言所表达的算法问题的求解过程。 常用的编程语言：C、Pascal、Fortran、Basic或汇编语言。 什么是硬件描述语言HDL 具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言 这种特殊结构能够： 描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性 HDL主要有两种：Verilog和VHDL Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL起源于ADA语言，格式严谨，不易学习。 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。 为什么要用硬件描述语言来设计？ 使用HDL描述设计具有下列优点： 设计在高层次进行，与具体实现无关 设计开发更加容易 早在设计期间就能发现问题 能够自动的将高级描述映射到具体工艺实现 在具体实现时才做出某些决定 HDL具有更大的灵活性 可重用 可以选择工具及生产厂 HDL能够利用先进的软件 更快的输入 易于管理 Verilog的历史 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 1995年制定了Verilog HDL的IEEE标准，即IEEE1364。 Verilog的用途 Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 高抽象级系统仿真进行系统结构开发 测试工程师用于编写各种层次的测试程序 用于ASIC和FPGA单元或更高层次的模块的模型开发 Verilog HDL 的抽象级别 行为级：有关行为和技术指标模块，容易理解 RTL级：有关逻辑执行步骤的模块，较难理解 门级 ：有关逻辑部件互相连接的模块，很难理解 开关级：有关物理形状和布局参数的模块，非常难理解 技术说明： -设计文档/算法描述 用高级行为的Verilog模块表示 RTL/功能级： 用可综合的Verilog模块表示 门级/结构级： 用实例引用的Verilog模块表示 版图布局/物理级： 用几何形状来表示 抽象级别和综合与仿真的关系 行为仿真：行为的验证和验证模块分割的合理性 前仿真 ：即 RTL级仿真，检查有关模块逻辑执行步骤是否正确。 逻辑综合：把RTL级模块转换成门级 。 综合后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。 布局布线： 在门级模型的基础上加上了布线延时 布局布线后仿真：与真实的电路最接近的验证。 抽象级(Levels of Abstraction) 在抽象级上需要进行折衷 抽象级(Levels of Abstraction) Verilog可以在三种抽象级上进行描述 抽象级(Levels of Abstraction) 设计工程师在不同的设计阶段采用不同的抽象级 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 在综合前将各功能模块进行RTL级描述。 用于综合的库中的大多数单元采用结构级描述。 Verilog还有一定的晶体管级描述能力及算法级描述能力 行为级和RTL级 MUX的行为可以描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。 结构级描述 结构级Verilog适合开发小规模元件，如ASIC和FPGA的单元 Verilog内部带有描述