2013触发器.pptVIP

(4) 主从触发有主、从两个触发器，在CP的高/低电平期间交替工作、封锁，只在CP的高电平期间（或低电平期间）接收信号RS/JK/D/T，只在CP的↑或↓边沿总的输出状态更新。集成触发器中常见的直接置 0 和置 1 端 RD——直接（异步）置 0 端 SD——直接（异步）置 1 端， 非号：低电平有效， 直接（异步）：不受CP的影响。 2. 触发方式 * 数字系统中常要求所有触发器在时钟脉冲 CP 的控制下同时触发翻转。 时序图 CP=1 期间，主触发器接收信号，只动作一次。CP下降沿到来时，从触发器输出主触发器最后的状态。 电路特点 ①主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP=1期间接收输入信号，主触发器只动作一次，CP下降沿到来时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。 逻辑符号 1JC11K JCPK QQ 国标符号 0 CP J K Q 置1 清0 翻转 翻转 CP 接收JK 信号 Q状态 转变 主从JK触发器工作波形图举例 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn * J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器真值表 低电平触发 在高电平处接收输入信号 在CP脉冲的高电平期间将输入信号存储于主触发器。 在CP脉冲的低电平到来时发生状态变化。 主从JK触发器 主从JK 触发器工作波形 * 例 JK触发器的时钟脉冲和J、K信号的波形如图所示，画出输出端Q的波形。设触发器的初始状态为0。 C1 J CP 1J 1K Q Q K 主从JK触发器 ※ 一次变化如果CP=1期间，J、K端输入信号有变化，主触发器只能动作一次称为一次变化。一次变化会使触发器产生错误动作。 主触发器逻辑图 主从式JK触发器一次变化波形图 RD=0，直接置0 SD=0，直接置1 带清零端和预置端的主从JK触发器 预置端 清零端 带清零端和预置端的主从JK触发器的逻辑符号 SD J CP K RD QQ SD JCP K JCPK QQ 曾用符号 国标符号 RD SD S 1J C1 1K R QQ RD 低电平有效 低电平有效 CP下降沿触发 集成主从JK触发器主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。 1J1K SCPR SD J1 J2 J3 CP K1 K2 K3 RD Q Q 与输入主从JK触发器的逻辑符号 * 为了免除CP=1期间输入控制电平不许改变的限制，采用边沿触发方式。其特点是：触发器只在时钟跳变时刻发生翻转，而在CP=1或CP=0期间，控制端的任何变化都不影响输出。 如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边缘触发”。下面以边缘触发的D触发器为例讲解。 5.3.3 边沿触发器 基本R-S触发器 导引电路 G2 G1 Q Q SD RD G3 G4 G5 G6 C D 维持阻塞 D 触发器 反馈线 跳转 1.电路结构 G2 G1 Q Q SD RD G3 G4 G5 G6 C D 维持阻塞 D 触发器 2.逻辑功能 0 1 （1）D = 0 1 触发器状态不变 0 当CP = 0 时 1 1 0 当CP = 1 时 0 1 0 1 触发器置“0” 封锁 在CP = 1期间，触发器保持“0”不变 G2 G1 Q Q SD RD G3 G4 G5 G6 C D 维持阻塞 D 触发器 2.逻辑功能 0 1 （1）D = 1 0 触发器状态不变 1 当CP = 0时 1 1 1 当CP = 1时 0 1 1 0 触发器置“1” 封锁 在CP= 1期间，触发器保持“1”不变 封锁 G2 G1 Q Q SD RD G3 G4 G5 G6 C D 0 1 0 1 1 1 1 0 1 1 0 封锁 封锁 阻塞线 维持线 CP正沿过后： G3=0维持G5=1, 并使将G4封锁 维持阻塞 D 触发器 D触发器状态表 DQn+1 0 1 0 1 上升沿触 发翻转 逻辑符号 D C Q Q RD SD CP上升沿前接收信号，上降沿时触发器翻转，（ 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(