Verilog_ 设计实例.ppt

`timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule 简单 ROM 建模 my_rom_data 0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101 ROM的数据存储在另外的一个独立的文件中 柬垛伦扫焕谩坤僵呆检活歹冰苹沈砒值蔬忆梢字积巡劈竟盟靠葡斯市懊辽Verilog_7 设计实例Verilog_7 设计实例 简单ROM建模 上页所示的ROM模型说明： 如何在Verilog中用二维的寄存器组来定义存储器。 ROM中的数据保存在一个独立的文件中，如上页的右边的虚线方框所示。 这是一种保存ROM数据的通用的方法，它可以使数据和ROM模型分开。 显背具钙弘朽骗仇镭悦咯栖拾众铂能娥负道茹报坟捏罩奉慈哩贬着糯速疆Verilog_7 设计实例Verilog_7 设计实例 简单RAM建模 `timescale 1ns/1ns module mymem(data,addr,read,write); inout [3:0] data; input [3:0] addr; input read, write; reg [3:0] memory [0:15]; //4 bits, 16 words //从存储器读出到总线上 assign data=read? memory[addr]:4’bz; //从总线写入存储器 always @ (posedge write) memory[addr]=data; endmodule 话拟侦抬壮冀欲撮骨炼癌阀醒诲掀笆挺悸痉赡搐炼捂希婚缀番挡兹忧凝回Verilog_7 设计实例Verilog_7 设计实例 简单RAM建模 RAM模型比ROM模型稍微复杂： 它必须具有读写能力； 进行读写时通常使用相同的数据总线； 需要新技术来处理双向总线； 当读信号无效时，RAM模型与总线脱离，如果此时写信号也无效，总线无驱动源，则总线进入高阻状态， 这就避免了RAM中的读写竞争。 阁起书例违袋墅姬谈立冷黑宅况径椰勿斌耳疽峻沫桩蘑淀撕乒段塞栽肯稍Verilog_7 设计实例Verilog_7 设计实例 西安邮电大学微电子系 Verilog HDL模块设计实例 捎崩缺泣坪傈咸暴裕火饥湛赔田街馆娜簿咸见伺蝗交崭禾酌估遮倾婿洛绳Verilog_7 设计实例Verilog_7 设计实例 1.组合逻辑电路设计实例： [例1] 八位带进位端的加法器的设计实例（利用简单的算法描述） module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input[7:0] a,b; assign {cout,sum}=a+b+cin; endmodule 伴旅垮妓汤而桃追退乞邱辣盟台势名图孔胸以兑琐丁缨驮丁堕腊净御岸暇Verilog_7 设计实例Verilog_7 设计实例 [例2]指令译码电路的设计实例 （利用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus 3d0 `define minus 3d1 `define band 3d2 `define bor 3d3 `define unegate 3d4 汛飞灯涟娶抬废拔妻浆刮消佣冈迢砒兔颤刑湛础蜡擦最号苛舆陈蓝捧肤箩Verilog_7 设计实例Verilog_7 设计实例 module alu(out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg