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Quartus Ⅱ入门教程 （一个Verilog程序的编译和功能仿真） Quartus Ⅱ 是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。 菜单栏快捷工具栏第一步：打开软件 菜单栏 快捷工具栏 任务管理窗口信息栏工作区资源管理窗口 任务管理窗口 信息栏 工作区 资源管理窗口 快捷工具栏：提供设置（setting），编译（ HYPERLINK app:ds:compile \t _self compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。 所建工程的保存路径第二步：新建工程（filenew Project Wizard） 所建工程的保存路径 1 工程名称： 顶层模块名（芯片级设计为实体名），要求与工程名称相同 顶层模块名（芯片级设计为实体名），要求与工程名称相同 如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。 工程名称 2添加已有文件（没有已有文件的直接跳过next） 3 选择芯片型号（我们选择MAX3000A系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置) 选择芯片快速搜索所需的芯片所选的芯片的系列型号 选择芯片 快速搜索所需的芯片 所选的芯片的系列型号 4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next） 选择时序分析仪选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none 选择时序分析仪 选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none 选择第三方综合工具，如果使用Quartus内部综合工具则选择none 5 工程建立完成（点finish） 工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。 工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。 第三步：添加文件（filenew VHDL file），新建完成之后要先保存。 我们选择V 我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式 第四步：编写程序 以实现一个与门和或门为例，Verilog描述源文件如下： module test(a,b,out1,out2); input a,b; Output out1,out2; assign out1=ab; assign out2=a | b; endmodule 然后保存源文件； 第五步：检查语法（点击工具栏的这个按钮（start Analysis synthesis）） 语法检查成功，没有error级别以上的错误该窗口显示了语法检查后的详细信息，包括所使用的 语法检查成功，没有error级别以上的错误 该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅 点击确定完成语法检查 第六步：（锁定引脚，点击工具栏的（pin planner）） (注：如果不下载到开发板上进行测试，引脚可以不用分配) 顶层某块的输入输出口与物理的芯片端口想对应各个端口的输入输出类型 顶层某块的输入输出口与物理的芯片端口想对应 各个端口的输入输出类型 双击location 为您的输入输出配置引脚。 选择为使用端口选项卡第七步：整体编译（工具栏的按钮（start Complilation）） 选择为使用端口选项卡 该窗口给出综合后代码的资源使用情况既芯片型号等等信息。 该窗口给出综合后代码的资源使用情况既芯片型号等等信息。 第八步：功能仿真（直接利用quratus进行功能仿真） 将仿真类型设置为功能仿真（AssignmentssettingSimulator Settings下拉Function） Functional表示功能仿真，既不包括时序信息，timinng Functional表示功能仿真，既不包括时序信息，timinng表示时序仿真。加入线及寄存器的延时信息 建立一个波形文件： （newVector Waveform File） 添加波形文件作为信号输出文件，以便观察信号的输出情况 添加波形文件作为信号输出文件，以便观察信号的输出情况 然后导入引脚（双击Name下面空白区域Node Finderlist点击）： 点击产生端口列表点击如下图添加信号