第3章——Verilog硬件描述语言3.pptVIP

module pipe(q3,d,clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) begin q1 = d; q2 = q1; q3 = q2; end endmodule module pipe(q3,d,clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3,q2,q1; always @ (posedge clk) begin q3 = q2; q2 = q1; q1 = d; end endmodule 任务和函数的比较 教材P110 判断if else的配对情况 if(…) for(…..) if(..) begin 语句组； end else ……. module test11(a,b,data_out); input a,b; output data_out; reg data_out; always @ (a or b) begin if(a) data_out = a; end endm