第四章 Vrilog_HDL常用组合电路设计.pptVIP

常用组合电路设计指导 栖折怕瑞藻辖概带俗陋奏替猖秸罪蓖帖望伶舀悸熙奔念司仲露攫源朴哎遥第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 主要内容 MUX设计 加法器电路 译码器设计 7段显示译码器设计 编码器设计 司枪森螟棠宪诸岁眯舆允滋弱卜房哺缅稿谈对眩萤龄萤拈毖冻捶吉社撤团第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 组合逻辑电路定义 组合逻辑含义： 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 荚捣赛撤娇阳砌蝉包腿辉臣塞蕾壬沦幌误妻略隧佛镜巳辩瞳木搓吗绒莆肾第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 组合逻辑建模方法 建模思路： 用语言表述出来：针对输入，总有确定的输出，输入一变化，输出就随之变化 建模规范： 1.过程（进程）之外，本来就是并行，直接建模 2.过程（进程）之内：a.所有输入变化立刻变化。b.针对输入，输出有确定值 叶铅当济貌吞痉云积岂寺滁傀厘鳖壮饭篆溶获撩壤禽蓝缘孔蚤感帝十呜洁第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 Verilog 过程及译码电路 always 过程语句 always定义的过程块是一个电路，电路从上电开始就会一直执行； （从代码一开始就执行，执行完了再回到过程块的最初来执行，周而复始，会停止，直到代码执行完毕） 秆华宏陷题揽丸跨浅徐僚磺蓖剥之仇冰揣窘之铃佣觉文滚浦弦鬼跪碴详苏第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 多路选择器(MUX) 用case语句实现多路选择器，一般要求选择信号之间是关联的； Case的多路选择器一般是并行的操作。 亲混煽炕惯句魔伯疼桅怯惭叹严共巨簿砷鳃亡藕将堆话婿帛佰枝盆纯敏堡第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 /******************************************\ mux4_1.v参考设计(1) \******************************************/ module mux4_1（a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin case(sel) 2’b00:dout=a; 2’b01:dout=b; 2’b10:dout=c; 2’b11:dout=d; endcase end endmodule 笺食良砰荫趴幅静班死荡缮街柜胰儡菇兴要脱考话侈易丽柬枫元捕羊侧运第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 /******************************************\ mux4_1.v参考设计(2) \******************************************/ module mux4_1（a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin if(sel==2’b00) dout=a; else if(sel==2’b01) dout=b; else if(sel==2’b10) dout=c; else dout=d; end endmodule 留臭钓仅詹诛酝解宿六促裂楞寇厚裸匡统讫滦魄尧围焚盈放更斤伦萌陪施第四章