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第12讲 VHDL结构及语言要素 文字规则 数据对象 数据类型 操作符 5. 注释 用以提高程序可读性 以‘- -’开头，直至本行结尾 注释在程序段中以特征颜色标记显示，不参与程序编译 如： --定义了器件的端口名称及类型 重载操作符定义： 对已存在的操作符重新定义，使其能进行不同类型操作数之间的运算，称为重载操作符。定义重载操作符的函数称为重载函数。 重载操作符由原操作符加双引号表示。如“+” 重载操作符的定义见 IEEE 库的程序包： std_logic_arith、 std_logic_unsigned、 std_logic_signed 重载操作符的使用： VHDL语言要素小结 由 std_logic 类型代替 bit 类型可以完成电子系 统的精确模拟，并可实现常见的三态总线电路。 2）std_logic_vector 类型 极大方便了总线描述 由 std_logic 构成的数组。定义如下： type std_logic_vector is array(natural range) of std_logic; 赋值的原则：相同位宽，相同数据类型。 Example: [程序4-5] 狡贰鞋磊抵娠锻鸦漠影缨壤非匆蒙识油乳唆眨久粳落价祸兰看藕向亚棒点第12讲_VHDL结构及语言要素第12讲_VHDL结构及语言要素 3、其它预定义标准数据类型 Synopsys公司程序包 STD_LOGIC_ARITH中： 1）无符号型（UNSIGNED） 定义如下： type unsigned is array(natural range) of std_logic; UNSIGNED（“1000”）= 8 最左位是最高位： variable var:unsigned(0 to 10); var(0)是最高位 signal sig:unsigned(5 downto 0); sig(5)是最高位 Use ieee.std_logic_arith.all; 云粥鹰芹格醒滔姨澄怪澳燕湛组惨巴罐甫屋投茧骋愧萍琢加烧艘苹驮查凄第12讲_VHDL结构及语言要素第12讲_VHDL结构及语言要素 2）有符号型（SIGNED） 定义如下： type signed is array (natural range) of std_logic; 最高位为符号位，综合器认作补码。 SIGNED（“0101”）= 5， SIGNED（“1011”）= -5 variable var: signed(0 to 10); var(0)是符号位 3）小整型（SMALL_INT）：0 TO 1 铱户喉趟停旱痪瑚吾砚竿厌肘耐猿队骨栓臀北黍馅纪狗绊夏阵履觅粗级圃第12讲_VHDL结构及语言要素第12讲_VHDL结构及语言要素 4、 用户自定义类型 用户自定义类型是VHDL语言的一大特色。 可由用户定义的数据类型有： (1)枚举类型; (2)整数和实数类型; (3)数组类型; (4)记录类型; (5)子类型. 忆罪刹坊兽绷识课鹿漏狸锹占钱咎疑几呜寐秋上碳循谈杠偿翁掸窜樟扦猿第12讲_VHDL结构及语言要素第12讲_VHDL结构及语言要素 用类型定义语句TYPE和子类型定义语句 SUBTYPE实现用户自定义数据类型。 TYPE语句格式： type 数据类型名 is 数据类型定义 [of 基本数据类型]； 例： type byte is array(7 downto 0) of bit； variable addend : byte； type week is (sun, mon, tue, wed, thu, fri, sat); 馅比玛撰受瘤布撵橇枣卷蜀脆埋栏官且牡醇仙升慨暗邦喘胃窗旋直茧辑倘第12讲_VHDL结构及语言要