SDRAM原理及应用..pptVIP

SDRAM原理及应用 主要内容 存储器分类 SDRAM分类及特点 ★ SDRAM结构及接口 ★ SDRAM操作与时序 ★ 内存的新特性与发展趋势 一、存储器分类 随机存储器 (RAM )和只读存储器(ROM) DRAM的特点 SDRAM的分类 关于频率和预取 核心时钟频率：SDRAM内部核心的工作频率。 外部时钟频率：经时钟引脚从外部提供给SDRAM的时钟。 数据传输频率：实际数据的传输频率。 关于频率和预取 4bit 预取 SDR SDRAM的结构框图 SDR SDRAM容量计算 Row Address：A0~A11 Column Address：A0-A8 Bank = 4 Data Width=16bit Capacity=4k x 512 x 4bank x 16bit =128Mbit 内存基本单元 所有的DRAM基本单位都是由一个晶体管和一个电容器组成 Memory Bank基本结构 DDR SDRAM的结构框图 DDR SDRAM接口定义 VDD、VDDQ：电源供电 CLK、/CLK:差分时钟 CKE:时钟使能 /CS：片选信号 BA0-BA1:块选择（决定哪个块进行读、写、刷新、预充电等操作） /RAS：行地址选取 /CAS：列地址选取 A0-A11:地址 DQ0-DQ15:双向数据 DQS:数据选通信号，控制I/O buffer，数据真正的同步信号 /WE ：读/写信号，高电平为读命令，低电平为写命令 DM、/DM：数据标志位，标示当前数据是否为有效数据 SDR SDRAM上电及初始化过程 SDR SDRAM上电及初始化过程 1、VDD（供输入buffer和逻辑电路）和VDDQ（供输出buffer）上电，此期间CKE保持低电平 2、开始时钟并使CKE置高 3、电源、时钟都稳定后，再等待200uS 4、发出预充电命令（PALL） 5、接着发出多个（8个以上）刷新命令（REF） 6、发出模式寄存器设置命令（MRS）,初始化模式寄存器（DDR2 中还有EMRS，进行ODT,OCD等功能的设置和调整）。 状态描述 Idle：空闲状态，是所有命令开始时的状态。 Row active： 行地址有效，选定了操作对象的行地址和BANK地址，打开一个页面。 Precharge： 预充电，对当前行操作结束后要开始对一个新的行进行操作，必须要先进行预充电操作。预充电后自动回到空闲状态。 Read and write： 对操作对象执行相应的读、写操作，操作完后自动回到行地址有效状态。 Read and write with auto precharge： 对操作对象执行相应的读、写操作，操作完后自动进行预充电状态。 SDR SDRAM典型读操作 时序参数解释 突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的存储单元数量就是突发长度。 只要指定起始列地址与突发长度，内存就会依次自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。BL越长，对连续的大数据量传输就越有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费。但对于DDR而言，由于采用了预取技术，突发长度不再指所连续寻址的存储单元数量，而是指连续的传输周期数。 时序参数解释 行有效至行预充电时间（Active to Precharge Delay） 。 SDR SDRAM典型写操作 SDR SDRAM DQM读操作 SDR SDRAM DQM写操作 DDR SDRAM典型读操作 SDR的数据传输只与时钟上升沿同步，因此对于时钟的占空比变化不关心；而DDR采用上升沿与下降沿同步，如果仍然采用单路时钟信号的话，很难精确控制数据的传输时间，因此采用差分时钟信号，可以抑制噪声及其他因素影响，并提高时钟速率。 DDR SDRAM典型写操作 ODT（on-die termination，片内终结器） OCD（Off-Chip Driver，片外驱动调校） 前置CAS （Posted CAS） 重置是DDR3新增的一项重要功能，将使DDR3的初始化处理变得简单，为此专门增加了一个相关引脚。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以降低功耗。 在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁定回路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静，将使DDR3达到最节省电力的目的。 DDR2内存相对于DDR1，从生产工艺、封装、数据带宽、存储容量和产品架构等多方面进行了升级，使产品的稳定性、容量、