第四章_VHDL设计初步137841515.pptVIP

用VHDL语言描述结构体功能有3种方法 行为描述法：采用进程语句，顺序描述设计实体的行为 数据流描述法：采用进程语句顺序描述数据流在控制流作用下被加工、处理、存储的全过程 结构描述法：采用并行处理语句描述设计实体内的结构组织和元件互连关系 例：带异步复位的D触发器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF4 IS PORT (CLK : IN STD_LOGIC ; clr,D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END DFF4; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK,clr) BEGIN if clr=‘0’ then Q=‘0’; elsif CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END bhv; 结论： 选择器的行为描述即可以用if语句，也可以用case语句 If语句是有序的，先处理最起始、最优先的条件，后处理次优先的条件 Case语句是无序的，所有表达式值都并行处理。 Case语句中的条件表达式中的值必须举穷尽，又不能重复 不能穷尽的条件表达式的值用others表示 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = ‘1’?‘0’?d(1)?‘1’ ; -- 元素与元素并置， 并置后的数组长度为4 ... IF a ? d = “101011” THEN ... –- 在IF条件句中可以使用并 置符 4.3.2 全加器描述和例化语句 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： COMPONENT 元件名 IS GENERIC 说明 PORT (端口名表) ； END COMPONENT 文件名 ； Component语句可以在结构体(architecture)、程序包(package)、和块(block)的说明语句中使用. GENERIC通常用于该元件的可变参数的代入和赋值，完成外层设计，向内层设计传递参数的任务 元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。语句的表达式如下： U3: and2 port map(d0,sel,aa); u3 : and2 PORT MAP(a=d0，b=sel，c=aa); 端口映射语句 例化名 : 元件名 PORT MAP(信号，…); 位置映射方法：元件端口说明中的信号书写顺序位置和port map()中指定的实际信号书写顺序位置一一对应。 名称映射方法：直接赋信号名 Port(a,b : in bit; c :out bit); Entity mux2 is Port(d0,d1,sel : in bit; q : out bit); End mux2; Architecture arch of mux2 is Component and2 port(a,b: in bit; c: out bit); End component; Component or2 port(a,b: in bit; c: out bit); End component; Component inv port(a : in bit; c: out bit); End component; Signal aa,ab,nsel :bit; Begin u1: inv port map(sel,nsel); u2: and2 port map(nsel,d1,ab); u3: and2 port map(d0,sel,aa); u4: or2 port map(aa,ab,q); End a