ARM体系结构-模式与异常讲述.ppt

ARM State 与Thumb State寄存器关系 异常类型 FIQ :快速中断请求，CPSR:I=1（特权模式下才能修改I、F） IRQ(Interrupt ReQuest):外部中断请求，CPSR:F=0，系统的外设 未定义指令:ARM处理器或协处理器遇到不能处理的指令 预取中止：预取指令地址不存在，并执行该预取的指令的时候 数据中止：数据访问指令的地址不存在 复位：处理器复位电平有效 软件中断Software interrupt：执行SWI指令产生，可用于用户模式下的程序调用特权操作指令，可使用该异常机制实现系统功能调用 通过软件中断产生 进行管理员模式中获得 通常要求特殊的管理功能，如操作系统支持 未定义的指令陷井 当ARM接受到一条不能处理的指令,ARM把这条指令提供给任何一个协处理器执行 如果协处理器可以执行这条指令但此时协处理器忙,ARM将等待直到协处理器准备好或中断发生 如果没有协处理器处理这条指令,那么ARM将处理未定义的指令陷井 异常向量 start 0x00 b Reset_Handler Undefined_Handler 0x004 b Undefined_Handler SWI_Handler b SWI_Handler Prefetch_Handler b Prefetch_Handler Abort_Handler b Abort_Handler IRQ_Handler b IRQ_Handler FIQ_Handler 0x1C b FIQ_Handler Reset_Handler …… 进入异常的操作 R14_Exception_Mode=Return Link SPSR_Exception_Mode=CPSR CPSR[4:0]=Exception Mode Number CPSR[5]=0 ;当运行于ARM状态时 IFException_Mode==Reset or FIQ then ;当响应FIQ异常时，禁止新的FIQ异常 CPSR[6]=1；/ * 禁止快速中断 ,否则CPSR[6]不变 */ CPSR[7]=1；/ * 禁止正常中断 * / PC=Exception Vector Address * * * * * * * * * * 指令带S后缀，则该指令的执行会影响条件代码标志 CMP指令，条件码标志受影响 所有ARM指令都可按条件来执行，而Thumb指令中只有分支指令可按条件执行 CMP R1,R2 (R5R3+R4R2=R0R1 64位加法运算) ADDS R1,R2,R3 ADDC R0,R4,R5 MOVEQ R2,R3 * 特权模式是除用户模式外的模式 * 用户和系统分别是10 和1F 可见很关键 * * * 将当前指令地址加4或加8复制（取决于异常的类型）到LR中。比如IRQ异常时，LR指向最后执行的指令加上8，最后的指令执行完毕后，才进入IRQ异常处理，所以返回地址应指向下一条指令，即LR-4处。 返回到用户模式SPSR 恢复到SPSR 此外R14的内容给到PC 解决办法：带S的指令，对PC操作，模式切换后无法读R14，硬件增加了这条指令，保证从spsr恢复同时lr也正确给pc赋值 * * ARM7TDMI内核在中断异常时置位中断禁止标志 * * * * 复位后进入管理模式，要是进入其他模式则修改cpsr进入，USR、sys 就是这样进入的。 * 中断向量表，中断是一种异常 异常向量表中只有一个中断异常，中断异常对应着一个中断向量表，中断控制器对应着中断向量表，中断向量表是用户书写的，函数指针放到中断向量表中 ARM最开始的32字节存放8个异常 保留？异常向量相加为0？ * * 13管理模式，复位后，不响应中断，arm状态 * 当多个异常同时发生时，一个固定的优先级系统决定它们被处理的顺序： 异常类型 优先级 复位 1（最高优先级） 数据中止 2 FIQ 3 IRQ 4 预取中止 5 未定义指令 6 SWI 7（最低优先级） 优先级降低 2.7.9 异常优先级 当多个异常同时发生时，一个固定的优先级系统决定它们被处理的顺序： 异常类型 优先级 复位 1（最高优先级） 数据中止 2 FIQ 3 IRQ 4 预取中止 5 未定义指令 6 SWI 7（最低优先级） 2.7.1 异常入口/出口汇总 异常或入口 返回指令 之前的状态 备注 ARM R14_x Thum