数字电路与逻辑设计_2013_17.pptVIP

基于VHDL的数字逻辑设计 时序逻辑部分 二、常用时序逻辑电路设计 （1）触发器设计（D） （2）计数器设计（分频器） （3）移位寄存器设计 （4）状态机设计：序列检测器 （1）触发器设计 D Q CP CP D Qn+1 无变化 X Qn 0-1 0 0 0-1 1 1 D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff IS PORT( cp,d: IN STD_LOGIC; q: OUT STD_LOGIC); END dff; ARCHITECTURE a OF dff IS BEGIN process(cp) begin if cpevent and cp=1 then q=d; end if; end process; END a; (2)-A 简单计数器设计 计 数 器 CLK Q3Q2Q1Q0 四位加计数器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY counter IS PORT( clk: in STD_