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数字集成电路的结构特点（CMOS电路） MOS晶体管模型 组合逻辑基本结构 逻辑单元的优化设计 组合单元的规模约束问题 时序逻辑的时间关系问题 MOS晶体管模型 典型尺度参数为： 沟道宽度W、沟道长度L，逻辑面积A； MOS晶体管电学模型 典型参数为： 导通电阻、栅极电容、漏极电容和源极电容 电学参数与尺度参数的关系 在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加长； CMOS基本电路结构 通常采用N网络与P网络互补连接构成： N网络实现逻辑，并联为“与”，串联为“或” 典型CMOS基本电路 CMOS反相器 典型CMOS基本电路 与非门和或非门 典型CMOS基本电路 与或非结构（AOI） CMOS传输门（TG）电路 采用N晶体管和P晶体管并接构成，两管的栅极接互补控制电平。 CMOS传输门（TG）电路 异或门 MUX2 基于CMOS传输门（TG）电路 异或门 MUX2 基于CMOS传输门（TG）电路 MUX2 的应用形式 CMOS组合逻辑单元的设计优化 目标： 实现要求的逻辑功能； 减少电路的时间延迟； 降低电路功耗； 提高电路集成度。 最小晶体管 所有设计尺度都采用版图设计规则所能容许的最小尺度进行设计。 参数表征基本单位： 设定对于NMOS的最小晶体管：沟道宽度W=1，导通电阻R=1，栅极电容Cg=1，逻辑面积A=1； 单元电路的时间延迟 电路的时间延迟主要是由于随着状态的改变，电路通过导通电阻为相关的电容充电和放电导致的。 若导通电阻为R，连接到输出端上的总电容为C，则延迟时间可以粗略表达为t=RC。 单元电路的优化 基本单元电路主要指INV，NAND，NOR，AOI等； 设计优化主要有面积优化和性能优化两种方案； 面积优化的设计 面积优化设计时，所有晶体管的面积均采用最小晶体管形式。可以采用预先制备的标准晶体管阵列形式进行设计，只考虑晶体管之间的连线问题，设计过程相对简单。 面积优化的特点 逻辑单元的逻辑面积就等于该单元所使用的晶体管数量。 每个输入端的输入电容都等于2；每个输出端的输出电容等于该输出端直接连接的晶体管数量乘以3。 面积优化的特点 逻辑单元的输出电阻取决于导通支路上串联晶体管的数量。 对于N管，导通电阻为1； 对于P管，导通电阻为2。 根据逻辑的不同以及输出电平的不同，输出电阻会有较大差异。 面积优化的特点 逻辑面积 上升时间 下降时间 INV： 2 16 8 NAND(n): 2n 6n+10 n(3n+5) NOR(n): 2n 3n+5 2n(3n+5) AOI(2,2): 8 52 32 AOI(3,3): 12 94 42 假定扇出系数均为1进行计算 面积优化的问题 逻辑单元的输出电阻可以有很大的变化，导致输出端上升时间和下降时间的不一致； 不同的逻辑单元也具有不同的输出电阻，这使电路的时间性能设计显得非常复杂。 性能优化的设计 性能优化的要点是保持所有逻辑单元的输出电阻为最小（都等于1），上升时间和下降时间能够保持一致，在此情况下，延迟时间单纯取决于逻辑单元的电容。 这一方案可以简化电路性能的设计，同时提高电路的速度。 性能优化的规则 沟道长度设置为最小尺度，通过调整沟道宽度使电阻一致。 P管的宽度大于N管（=2）； 当n个晶体管串联时，宽度应该增加为n倍； 沟道宽度增加时，相关电容和逻辑面积成比例增加。 一些典型逻辑器件的优化设计 一些典型逻辑器件的优化设计 延迟时间 逻辑面积 INV： 12 3 NAND(n): 10n+2 n2+2n NOR(n): 11n+1 2n2+n AOI(2,2): 42 24 (相当于NAND4) AOI(3,3): 62 48 (相当于NAND6)