Protel中进行 FPGA设计.docVIP

首先说明一下，Altium Designer的Protel中进行 FPGA设计可以采用：语言设计输入，原理图符号设计输入或者混合输入。象大多数FPGA设计软件一样，我们推荐用户采取层次化的设计方式：底层设计，上层例化（调用）。在底层用语言或原理图符号设计好一个个文件，并将这些文件生成图表符，上层在原理图的环境中将这些代表各个文件的图表符连接起来，并且可以使用我们提供的各种免费的模块（如虚拟仪器，处理器，外设等），来完成设计与测试。下面的例子中，我们对一个VHDL文件进行仿真，当然，我们也可以对原理图文件建立Testbench 进行仿真。 在DXP主页面下，鼠标左键点击File\New\Project\FPGA Project,左边的工程资源管理器中就出现了一个名为发FPGA_Project1.PrjFpg的FPGA 工程, 现在可以左键点击File\Save Project as 来改变项目的保存路径和项目名称。在项目名称上右键点击，在引处的菜单中选择 Add new to Project\VHDL Document ,这样，在当前的工程当中添加了一个新的VHDL文件VHDL1.Vhd, 在VHDL文件上右键点击，在引处的菜单中选择Save as 来改变VHDL文件名称和保存路径。 现在，我们已经在一个FPGA工程中添加了一个空白的VHDL文件了。接下来，我们在空白的VHDL文件中输入VHDL源代码，保存文件。 完成VHDL文件设计后,左键VHDL文件名称，在引出的菜单中左键点击 Compile Document xxx.Vhd ,(xxx是用户自己定义的文件名)，对这个VHDL文件进行编译，如果有什么错误信息就会自动启动消息窗口（Message），来提示用户那里有什么样的错误。经检查没有错误后，保存VHDL文件。 左键双击VHDL文件名称，打开VHDL文件， 在当前的文本编辑器环境下，左键点击Design\Creat VHDL Testbench, 这时，会自动在本工程中增加一个当前entity的Testbench文件, 这个Testbench文件已经引用了当前的entity ，并且将当前entity的所有输入列出来，用户只要给输入加上需要的测试数据就可以仿真了。有一点要注意，这个软件自动生成的Testbench文件没有任何和时序有关的的信息，如复位， 时钟等基本的信号波形也需要用户自己定义。左键双击Testbench文件名称，打开Testbench文件， 在当前的文本编辑器环境下，左键点击Simulator\Simulate, 启动仿真程序，这时，就会冒出一个Project Compile Order对话框，里面是软件自己认定的编译序列，选择Yes 关闭这个对话框，紧接着，又会冒出一个Choose Top Level 对话框，里面依次是：Testbench文件名称，Testbench文件的entity 名称，Testbench文件的entity 结构体的名称。选择Yes 关闭这个对话框。（这两个对话框是在第一次进行仿真才会出现的。） 随后，软件会自动生成一个xxx..so 波形文件并打开它（xxx.是当前的工程名）。并且会冒出一个Edit Simulation Signals 对话框，在要观察的信号上面的Show Wave 和 Enabled 下面的方格内打勾（缺省状态已经打勾了）。选择Done 关闭这个对话框。左键点击Simulator\Run To Time就会冒出一个Enter Time to Run to 对话框, 在Time Step 里面输入需要仿真的时间数值和单位, 选择Ok 关闭这个对话框并且开始仿真。 此时，这个xxx..so文件中就会以波形的形式出现当前设计的仿真结果。用户通过对比输入和输出波形来检查逻辑是否有错误。 在项目名称上右键点击，在引处的菜单中选择 Save Project,保存当前工程和仿真波形文件。 Protel中进行FPGA设计并将其下载到Nanoboard进行硬件调试 在DXP主页面下（打开软件时缺省设置就出现DXP主页），用鼠标左键点击File\New\Project\FPGA Project,左边的工程资源管理器中就出现了一个名为发FPGA_Project1.PrjFpg的FPGA 工程, 现在可以左键点击File\Save Project as 来改变项目的保存路径和项目名称。 在项目名称上右键点击，在引处的菜单中选择Add new to Project\Schematic,这样，在当前的工程当中添加了一个新的原理图文件Sheet1.schDoc, 在原理图文件上右键点击，在引处的菜单中选择Save as 来改变原理图名称和保存