第2讲TS系列DSP内核结构(免费阅读).ppt

Compute Block Registers Compute Block Registers 第2讲 TS系列DSP内核结构 第2讲内容提示 2.1 概述 2.2 运算模块 2.3 IALU 2.4 TS101程序控制器 2.5 TS20x程序控制器 2.1 概述 TigerSHARC系列TS101的内核结构 计算块寄存器 ALU 程序控制器：指令对齐缓冲（IAB） ，分支目标缓冲（BTB） 三套128位总线 ADSP TS101原理框图 TS101的内核结构 ADSP TS201原理框图 TS201S与TS101S内核结构区别 时钟频率：TS201S达到600MHz，指令周期为1.67ns；而TS101S的最高内核时钟频率是300MHz，相应的指令周期为3.33ns。 内部存储器容量：TS201S为24Mbits，存储器类型为EDRAM（嵌入式DRAM）；而TS101S6Mbits，存储器类型为SRAM。TS201S的内部存储器被划分为6个存储块，每个块4Mbits；TS101S的内部存储器被划分为3个存储块，每个块2Mbits。TS201S内部有4套相互独立的128位宽度的数据总线，每条总线分别连接六个4Mbit内部存储器块（Bank）中的一个，提供4字的数据、指令及I/O访问和33.6G B/s的内部存储器带宽。而TS101S的内部只有3套128位宽度的总线