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第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符：9类 （8）条件操作符 格式如下： 条件表达式 ? 真表达式 : 假表达式 如果条件表达式为真（即值为1），则运算返回真表达式；如果条件表达式为假（即值为0），则运算返回假表达式。 如果条件表达式为x或z，结果将真表达式和假表达式按位操作，运算逻辑如下： 0与0得0，1与1得1，其余情况为x。 举例：变量c要取a和b中值大的那个数，则可以： c = (ab) ? a : b //即若ab，则c=a，否则c=b 贝刊鹃筐竞叠腋拐寻染泉萎佬豢董楔钩仁棱巩傻贱滑傲驳买啡蛮鹿勿搂说第3章 Verilog HDL基础第2章 第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符：9类 （9）拼接和复制操作符 拼接：将,,,,表达式合并形成大表达式，格式如下： {表达式1, 表达式2, ……, 表达式n} 复制操作符：用于指定拼接时的重复次数，格式如下： {重复次数 {表达式1, 表达式2, ……, 表达式n}} 举例： Abus = {3{4b1011}}; //位向量12b1011_1011_1011 Abus = {{4{Dbus[7]}}, Dbus}; //可用于符号扩展 {3{1b1}} //结果为111 {3{Ack}} //结果与