第七讲 组合逻电路的Verilog设计.pptVIP

组合逻辑电路的Verilog设计 复习 组合逻辑电路的概念 组合逻辑电路的特点 组合逻辑的描述方法 常用的组合逻辑电路 描述设计的三种基本方式 数据流方式 ? assign语句 结构方式 ? 模块、原语实例化 行为方式 ? always、initial语句 Verilog描述组合逻辑电路 assign语句（被赋值类型？） always语句（敏感事件？赋值类型？） 门原语 基本门电路的Verilog描述 1. assign语句 assign out = a b; 2. 门原语 xor xor1(out, a, b); 三态门的Verilog描述 1. assign 语句 assign dout = en ? din : ‘bz; 2. 条件语句 if( en==1 ) dout = din; else dout = ‘bz; 全加器的Verilog描述 wire [3:0] x,y; wire cin; reg [3:0] sum; reg cout; 描述1：assign {cout, sum} = x + y + cin; 描述2：always