可编程逻辑实验一FPGA设计16进制加减计数器.docVIP

试验一：16进制加减计数器用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。 程序说明：clk：为时钟信号。cr：为清零信号。set：为置位信号。s：为加减计数的方向控制信号。cin：为置位输入信号，定义为4位的总线形式。Co：为进位信号。 bo：为借位信号。q：为输出信号。 功能说明：在进程p1中：当有清零信号cr，即cr=1时，计数器清零。当有置位信号时，将置入的数赋给信号po 。当有时钟的下降沿来时，并且加减方向控制信号s为0时，计数器做加法运算（如果一开机就是4位输出全高，则当时钟来时，计数器从零开始计数）；当s为1时，做减法运算（当计数器初值为0，则时钟沿之前先向bo借一位，然后在时钟沿之后开始做减法运算）。 在进程p2中，检测计数器的值，如果计数器做的是加法，则当计数器计到15时，将输出一个进位信号给co；如果计数器做的是减法，则当计数器减到零时，将输出借位信号给bo。 进程p1和p2之间是同时进行的。即：一边计数，一边检测是否有进位信号或是借位信号。 二：实验时序仿真。 首先，建立一个波形文件。设置截止时间“end time”为：50us。 然后找出管脚进行时序仿真。 把列出的管脚拖到波形文件中，然后给每个输入信号进行设置。 为了避免延时，时钟信号周期设置为：1us。 cr=0，set信号在第三个时钟下降沿到第六个下降沿为高电平，说明此时对信号进行了置位，所置数的大小为0110；方向信号s信号在第十九个下降沿到第26个下降沿为高，说明这段时间做减法；在29到32下降沿将产生清零信号。 时序仿真上面的波形： 验证波形如下，可知：当set=1期间，置位为0110，而当置位结束时，计数器接着所置的数做加计数，当计到15时，在时钟下降沿后产生了进位信号co。然后计数器继续从0开始加数。 而当计数器加到0011后，由于s信号变成了1，从而使计数器开始做减法，减到0时，产生了借位信号bo，之后计数器开始从1111做减法运算，当见到1011时，由于产生了清零信号，故而输出全为0。 如此看来，时序仿真是正确的。 三：下载，进行硬件检测。 首先要进行模式选定和管脚锁定。我们选择模式五。 锁定的管脚图如下： 详细配置： 管脚说明：时钟信号为：93管脚，即时钟0。 清零信号cr：按键1。 方向信号s：按键2。 置位信号set：按键3。 进位信号co：发光二极管D2。 借位信号bo：发光二极管D1。 置位输入信号cin的4个位依次为：按键8，按键7，按键6和按键5。 输出信号q的4个位用数码管1译码。 管脚锁定后，进行下载： 弹出下载框图： 注意，此时还不能成功下载，因为“Hardware Setup”是为“No Hardware”，就是说，还没有下载的硬件支持。此时要点击“Hardware Setup”，在弹出的对话框中选出一个可支持的硬件。如下，为“ByteBlasterMV or ByteBlaster II”。选中之后顺次点“OK”和“Close”即可。 之后，选中两个方框，此时呈现的图面如下： 当以上操作均弄完之后，点击“Start”，即可成功下载。 之后按照下载时的管脚说明，依次验证即可。只要时序仿真正确，基本上下载后进行硬件检测不会出现什么问题，如果出现问题，那就可能是试验箱的问题。 staff and workers representativesThe representatives of the staff and workers from the unit or away from retirement, on behalf of automatically disqualified, on behalf of the delegation to the original vacancy shall be in accordance with the provisions of the election.Replace the fourteenth representatives of the staff and workersThere are the representatives of the employees, who have the right to change the unit:1, due to illegal law a