基于FPGA技术实现62256 Sram芯片的读写控制及校验器的Quartus II程序设计.docxVIP

EDA实验报告基于FPGA技术实现62256 Sram芯片的读写控制及校验器的Quartus II程序设计指导教师： 学号姓名： 实验小组成员： 一、实验目的及程序设计性能要求：如右图所示，为62256芯片关键图，管脚功能介绍如下：A0 – A14地址总线(Address) D0 /D7输入/输出口(Input/output) CS端口选择(Chip select) WE输入始能(Write enable) OE输出始能(Output enable) VCC电源始能(Power supply) VSS接地(Ground)性能要求：进行芯片进行工作室，CS，OE端口应置低电平。进行写操作时，WE端口信号应为负脉冲，进行读操作时WE端口应置高电平。所需设计的控制校验功能如下：正确输出62256芯片所需的使能端信号。在进行校验工作时，正确的控制读写控制端口WE的电平状态，并顺利输入与输出地址信号及数据信号，并进行实时校验。校验的具体要求是，共分为两步：第一，向62256芯片中输入地址与数据信号，其中奇数地址输入55，偶数地址输入AA。直到向所有内存（32KB）中写入数据后，进行读操作。此时将读入的数据与芯片内实时运算的，内存中应该有的数值进行比较，若值相同则输出为1，否则输出为0。第二步基本与第一步相同，只需改变奇地址输入为AA，偶地址输入为55。二、程序设计部分1.设计方案框图：数据时钟信号校验结果控制地址SRAM62256存储器校验电路复位控制2.程序状态转移图：Addr=2fh/DoutAddr=2fhAddr2fhAddr2fh3.程序流程图：检验步数Quan=0YNNNwr 负脉冲addr=addr+1奇地址data_reg=55偶地址data_reg=AAwr=1addr=addr+1奇地址data_reg=55偶地址data_reg=AAaddr2fhaddr2fhdata=data_reg验证正确dout=1验证错误dout=0结束YYYNNNwr 负脉冲addr=addr+1奇地址data_reg=AA偶地址data_reg=55wr=1addr=addr+1奇地址data_reg=AA偶地址data_reg=55addr2fhaddr2fhdata=data_reg验证正确dout=1验证错误dout=0结束YYYN4．Verilog HDL程序源代码：module wyw(clk, addr , wr, ce, oe, data, dout,areset,data_reg, realaddr);inout[7:0] data;input areset;input clk;outputwr,oe,ce;output[14:0] addr;output dout;output [7:0] data_reg;reg[14:0]addr;output[14:0] realaddr;reg[14:0]realaddr;wire[7:0] data;wirece=0;wire oe=0;reg wr;reg dout;parameter Idle=3h0, Write_begin=3h1, Write_end =3h2, Read_begin =3h3, Read_end =3h4;reg qiuyu;reg quan;reg[2:0] STATE;reg[7:0] data_reg;//程序输入输出端口及状态定义assign data=wr?data_reg:8hzz;//定义双向数据端口data的值always @(posedge areset or posedge clk )//时钟上升沿激励及异步复位beginif (areset) //异步复位设置begin wr=1b0;data_reg=8h00;addr=15b0;dout=1b0;STATE=Idle;end elsebegin case(STATE)//非复位情况下程序运行，状态判断Idle: //第一状态Idle的定义begin wr=1; addr=15b0; realaddr=15b0; data_reg=8h00; STATE=Write_begin; dout=1b0; qiuyu=1b0; quan=~quan;//校验步数设定，1,2循环 end Write_begin://第二状态Write_begin的定义 begin addr=addr+15h1; //地址自加一realaddr=addr-15h1;//由于波形显示时直接显示地址自加一结果，因此加入一个真实地址的显示 wr=~wr;//We输出负脉冲的设定if (quan)/