基本RS锁存器和D触发器-器件实验报告.docVIP

基本RS触发器和D触发器 一、实验目的： 熟悉几种常见触发器的逻辑功能，准确理解触发器特性描述和正确对其逻辑功能进行测试操作。熟练使用示波器来观看触发器的时序图。 二、实验内容： 1．搭接一个基本RS触发器，对其功能进行测试，填写基本RS触发器特性表。 2．对边缘D触发器74 LS74的逻辑功能进行测试，填写D触发器的特性表。 3．用D触发器实现计数功能和分频功能。 4．用4个D触发器设计一个4位的环形计数器。 三、实验条件： 1、硬件基础电学实验箱、双踪示波器、电源。 2、元器件：74LS00、74LS74、74LS175。 四、实验过程： 搭接一个基本RS触发器，对其功能进行测试。 实验原理： 基本RS触发器是由二个与非门交叉藕合构成的。基本RS触发器具有置0、置1和保持三种功能。通常称为置1端，因为=0时触发器被置1； 为置0端，因为=0时触发器被置0，当 = =1时状态保持。基本RS触发器也可以用二个或非门组成，此时为高电平触发器。 b) 实验电路图： c)RS触发器特性表： S R Qn Qn+1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 d)实验现象以及结论： 现象： 当s=0时，r=1，结果置1。 当s=1时，r=0，结果置0。 当s=1时，r=1，次态与现态相同，即保持。 当s=0时，r=0，出现不稳定状态，如果连接Qn+1,可以看到其与 Qn+1的值相同，这个状态是要避免的。 结论：用74LS00搭接的基本RS触发器功能正确。 对边缘D触发器74 LS74的逻辑功能进行测试。 实验内容： Clk—Q的波形（500Khz的时钟信号） D—Q的波形 Clk—D的波形（100Khz的时钟信号） b)实验原理： 双上升沿D触发器（有预置端和清除端）的逻辑图： c) 实验电路图： d)实验现象以及结论： i.Clk—Q： ii.D—Q: iii.Clk—D: Iiii.清零： Iiiii.置1 逻辑功能表： PR CLR CLK D Q Q 0 1 X X 1 0 1 0 X X 0 1 0 0 X X 1 1 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 ↑ X Q0 Q0 结论：74LS74逻辑功能测试正确。 ?? 用D触发器实现计数功能和分频功能。 a)实验原理： 用D触发器实现4分频电路 ： （1）需要两个D触发器。因为输出的改变只在时钟上升沿，所以1个触发器是2分频，2个触发器实现4分频。 （2）第一个D触发器的输入时钟为需要分频的系统时钟，将该D触发器的输出取反，做该触发器的输入。这样才能保证每次遇到时钟上升沿，输出与上一次都是相反的，即频率减半。 （3）第二个触发器的时钟为第一个D触发器的输出，即Q。将第2个D触发器的输出取反做其输入。这一步与上相同，相当于将2个触发器串联，实现2分频再2分频。 b) 实验电路图： c) 实验数据以及结论： 波形参数 最大值 最小值 峰峰值 周期 频率 脉冲宽度 占空比 CH1 4.00v 0.00V 4.00V 2.000us 500000HZ 1.000us 50% CH2 4.00v 0.00V 4.00V 8.000us 125000HZ 4.000us 50% 结论：用2个触发器实现了4分频的效果。 4、用4个D触发器设计一个4位的环形计数器。 实验原理： 环形计数器实现0000-0001-0010-0100-1000-0000的循环。 通过触发器将1一级级传下去，如果触发器输出全部都为0，则低位触发器置1。 当时钟处于上升沿时，D触发器如同透明，输出等于输入，相当于每一个触发器的次态等于上一级触发器的现态，所以1会一级级传上去。但是最前面的或非门控制了当不全为0时，低位输入始终控制在0上。这样保证电路上最多只有一个1。 实验电路： staff and workers representativesThe representatives of the staff and workers from the unit or away from retirement, on behalf of automatically disqualified, on behalf of the delegation to the original vacancy shall be in accordance with the provisions o