中断系统设计与测试.docVIP

目 录 第一章 课程设计简介 1 1.1课程设计的目的 1 1.2课程设计的题目 1 1.3课程设计电路 1 1.4课程设计设备 2 1.5课程设计任务 2 1.6课程设计的要求 2 第二章 数据通路设计 3 2.1运算器ALU 3 2.2存储器 3 2.3数据通路总体图 5 第三章 微程序控制器设计 6 3.1控制存储器 6 3.2 微程序控制器图 8 3.3 控制台 8 3.4机器指令控制格式 10 第四章 机器语言程序设计 ................................................11 4.1机器语言程序 .........................................................11 4.2 程序执行过程分析 ....................................................11 第五章 指令流程测试与调试 .............................................13 5.1连线 .................................................................13 5.2执行过程 13 5.2存程序机器代码 13 5.3执行程序与验证结果 14 第六章 课程设计总结 15 参考文献 16 第一章 课程设计简介 1.1课程设计的目的 1．从硬件,软件结合的角度，模拟单级中断和中断返回的过程； 2．通过简单的中断系统，掌握中断控制器，中间向量，中断屏蔽等概念； 3．。TEC-4计算机组成原理实验仪一台 2双踪示波器一台（并非必备） 3直流万用表一只 逻辑测试笔一支DR1和DR2DR1和DR2是运算操作数寄存器，DR1和ALU的B数据口相连，DR2和ALU的A数据口相连。DR1和DR2各由2片74HC298（U23，U24，U21，U22）组成。U23是DR1的低4位，U24是DR1的高4位；U21是DR2的低4位，U22是DR2的高4位。当M1＝0且LDDR1＝1时，在T3的下降沿，DR1接收来自寄存器堆B端口的数据；当M1＝1且LDDR1＝1时，在T3的下降沿，DR1接收来自数据总线DBUS的数据。当M2＝0且LDDR2＝1时，在T3的下降沿，DR2接收来自寄存器堆A端口的数据；当M2＝1且LDDR2＝1时，在T3的下降沿，DR2接收来自数据总线DBUS的数据。 运算器ALU由一片ispLSI1024（U47）组成，在选择端S2，S1，S0控制下，对数据A和B进行加、减、与、直通、乘五种运算，功能如下：表1 运算器功能表 选择 操作 S2 S1 S0 0 0 0 AB 0 0 1 AA（直通） 0 1 0 AB 0 1 1 A－B 1 0 0 A（低4位）B（低4位） 进位C只在加法运算和减法运算时产生。加运算中，C表示进位；减运算中，C代表借位。加、减运算在T4的上升沿送入C寄存器保存。与、乘、直通操作不影响进位C的状态，即进位C保持不变。 当ALU-BUS＝1时，运算结果送往数据总线DBUS。加、减产生的进位C（借位）与控制台的C指示灯相连。双端口存储器RAM双端口存储器由一片IDT7132（U36）及少量附加控制电路组成。IDT7132是2048字节的双端口静态随机存储器，本机实际使用256字节。IDT7132两个端口可同时进行读、写操作。在本机中，左端口的数据连线数据总线DBUS，可进行读、写操作，右端口数据和指令总线INS连接，输出到指令寄存器IR，作为只读端口使用。存储器IDT7132有6个控制引脚：CEL＃，LRW，OEL＃，RRW，OER＃。CEL＃，LRW，OEL＃控制左端口读、写操作；CER＃，RRW，OER＃控制右端口读、写操作。CEL＃为左端口选择引脚，低有效，为高时禁止左端口操作；LRW为高时，左端口进行读操作，LRW为低时，左端口进行写操作；OER＃为低时，将左端口读出的数据放到数据总线DBUS上。CER＃，RRW，OER＃控制右端口读、写操作的方式与CEL＃，LRW，OER＃控制左端口读、写操作的方式类似，不过右端口读出的数据放到指令总线上而不是数据总线上。本机设计中，OER＃已固定接地，RRW固定接高电平，CER＃由CER反相产生。当CER＝1时，右端口读出数据，并放到指令总线INS上；当CER＝0时，禁止右端口操作。左端口的OEL＃由LRW经反相产生，不需单独控制。当CEL＃＝0且LRW＝1时，左端口进行读操作；当CER＃＝0且LRW＝0时，在T3的上升沿开始进行写操作，将数据总线上的数据写入存储器。地址寄存器AR1和AR2地址寄存器AR1（U37