VerilogHDL与CPLD_FPGA项目开发教程作者聂章龙01开发入门任务五课件.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 子任务一 闪烁灯设计 在Verilog HDL语言中，所有的描述都是通过下面四种结构中的一种实现的： initial块语句 always块语句 task任务 function函数 子任务二 流水灯设计 若基准时钟为24MHz，则时钟周期计算方法：T=1/F；T为周期，F为时钟频率。要得到2Hz（即周期为0.5秒）的脉冲信号，则要分频，分频系数：K=(24*1024*1024)/2所以在Verilog HDL语言中通过定义计数器来进行分频，always@(posedge clk)表示在时钟上升沿执行后面的块语句，也就是每1/(24*1024*1024)秒执行一次。每执行一次，则counter计数器加1，当counter达到(24*1024*1024)/2次时，则程序共运行了0.5秒。这时才对小灯输出口进行处理，这样就达到了1秒闪烁一次的效果。 任务五 用Verilog HDL语言设计闪烁灯和流水灯 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 用Verilog HDL语言设计闪烁灯和流水灯 --- 【任务五】 能运用Verilog HDL语言设计闪烁灯和流水灯等 简单输入输出的程序代码，以达到对Verilog HDL 语言的编程框架及基本语句的运用 能力目标