VerilogHDL与CPLD_FPGA项目开发教程作者聂章龙02单元项目开发项目五课件.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 任务一 一位全加器设计 任务二 串行进位加法器设计 任务二 串行进位加法器设计 任务三 先行进位全加器设计 任务四 减法器设计 项目五 全加器设计 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【项目五】全加器设计 能够编制程序，用多个一位全加器 构成串行进位的多位全加器 能力目标 能够编制程序，使用与非门，实现一位全加器 能够编制程序，构成先行进位的全加器 能够编制程序，用多位全加器和异或门构成全减器 掌握串行进位和先行进位的概念 知识目标 掌握全加器的基本逻辑功能 素质目标 培养遵守纪律、团结协作的工作态度 培养学生克服困难、努力学习的决心 通过全加器设计的实例，介绍全加器设计的方法和先行进位全加器的方法 内容 80 2 全加器和全减器的互换 先行进位的全加器 ①编制程序，使用与非门，实现一位全加器。 ②编制程序，用多个一位全加器构成串行进位的多位全加器。 编制程序，用全加器和异或门构成全减器。 编制程序，构成先行进位的全加器。 计数器设计 情境1 时间 学时数 知识要点 技能训练 教学情境 序号 表2.5.1 教学情境设计表 教学任务 子任务一 子任务二 一位全加器设计 串行进位加法器设计 子任务三 子任务四 先行进位全加器设计 减