第3章——Verilog硬件描述语言2讲述.pptVIP

例3-27：{1’b0,3{1’b1}} = 4’b0111 {1’b0,{3{2’b01}} = 7’b0010101 9）．条件运算符 条件运算符是一个三目的运算符，格式为： 条件表达式？ 表达式1 ： 表达式2 例3-28：assign c=ab? a: b； //如果a大于b（即：（ab）为真），c=a；反之，c=b。 优先级见P99 表3.4 * * 第3章 Verilog硬件描述语言（二） 3.3 Verilog HDL词法、数据类型和运算符 3.3.1词法约定 1）注释 注释加强程序的可读性和文档管理。 注释有两种方式：单行注释和多行注释。 单行注释以“//”开始，只能写在一行中。 多行注释以“/*”开始，以“*/”结束，注释的内容可以跨越多行。 * 例3-10: 单行注释：assign c= a+b; //c等于a,b的和 多行注释：assign c= a+b; /* c等于a,b的和 本语句可综合成一个加法器，实现加法的组合逻辑*/ * 2）数字和字符串 数字的表达方式：位宽’进制数值 * 例3-11： 8’//位宽为8的二进制数，’b表示二进制 　’hff23 //十六进制数，采用机器的默认位宽 123 //十进制数123，采用机器的默认位宽 2’b1101 //表示的是2’b01,因为当数值大于指定的大小时，截去高位 4’b110x //四位二进制数，最低位为不定值x 6’o1x //位宽为六位的八进制，其值的二进制表示为：6’b001xxx? 16’h1z0x /*位宽为16位的十六进制数，其值的二进制表示为： 16’b0001zzzz0000xxxx */ 字符串是双引号内的字符序列。 例：$display (the sum is %d,j= %d,data_out,j); * 3）. 标识符 标识符( identifier）用于定义模块名、端口名、连线、信号名等。 标识符可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线，字符数不能多于1024个。 标识符区分大小写。 * 合法和非法标识符 合法的： shift_reg_a busa_index bus263 非法的： 34net //不能用数字开头 a*b_net //不能含有非字母符号* n@263 //不能含有非字母符号@ Verilog 是大小写敏感的。所有的Verilog 关键词都是小写的。 4）空白符 Verilog HDL中的空白符仅仅用于分隔标识符，在编译阶段被忽略。 5）关键字 Verilog HDL内部已经使用的词称为关键字或保留字。关键字必须使用小写字母，说明见附表B。 3.3.2 数据类型 Verilog HDL允许信号可以具有逻辑值和强度值 逻辑值有0，1，x，z 逻辑强度值从最强到最弱分为几种强度等级 下面介绍常用的变量数据类型：wire型、reg 型、memory型和常量数据类型parameter型。 1）. 线网型（wire） wire型是连线型（net）中最常用的，它表示硬件单元之间的连接 wire数据默认值是z 常用于表示以assign为关键字的组合逻辑。 格式：wire [width-1 :0] 变量名1，变量名2，…，变量名n; 例：wire [7:0] a ,b;//位宽为8的wire型变量a和b 2） 寄存器型（reg） 寄存器是数据存储单元的抽象，寄存器中的数据可以保存，直到被赋值语句赋予新的值 。 reg型变量只能在initial语句和always语句中被赋值。 reg的默认值是不定值x 格式：reg[width-1:0] 变量名1，变量名2，…，变量名n 例3-14：reg [7:0] b,c; //两个位宽为8的寄存器变量b和c reg a; //寄存器变量a，位宽为1 reg[3:1] d; //位宽为3的寄存器变量d,由 //d[3],d[2],d[1]组成 3). 存储器型（memory） memory型数据常用于寄存器文件、ROM和RAM建模等，是寄存器型的二维数组形式，它是将reg型变量进行地址扩展而得到. 一般格式： reg[n-1 : 0] 存储器名[N-1 : 0]; //定义位宽为n,深度为N的寄存 组 例3-15： reg[7:0] mem[255 : 0]; /*每个寄存器位宽为8，共有256 个寄存器组成的存