LPC总线介绍讲述.docxVIP

在NB电路的架构框图中，我们可以看到PCH和EC之间通过LPC总线连接，在MB板上也会看到EC芯片旁边有一个JDEBUG的connector，其也与LPC总线相连，用于主板诊断。下面将对LPC总线做一些简单介绍，希望能够帮助大家了解LPC的工作原理：LPC总线LPC（Low Pin Count）是基于 Intel 标准的33 MHz 4 bit 并行总线协议（但目前NB系统中LPC的时钟频率为24MHz，可能是由于CPU平台的不断发展导致的，后面会具体分析），用于代替以前的 ISA 总线协议，但两者性能相似，都用于连接南桥和Super I/O芯片、FLASH BIOS、EC等设备（由于目前EC芯片中整合了Super I/O功能，所以我们在NB系统中看不到LPC总线上挂有Super I/O芯片了）。传统ISA BUS速率大约在7.159~8.33MHz，提供的理论尖峰传输值为16MB/s，但是ISA BUS与传统的PCI BUS的电气特性、信号定义方式迥异，使得南桥芯片、Super I/O芯片浪费很多针脚来做处理，主板的线路设计也显得复杂。为此，Intel定义了LPC接口，将以往ISA BUS的地址/数据分离译码，改成类似PCI的地址/数据信号线共享的译码方式，信号线数量大幅降低，工作速率由PCI总线速率同步驱动（时钟同为33MHz），虽然改良过的LPC接口一样维持最大传输值16MB/s，但信号管脚却大幅减少了25~30个，以LPC接口设计的Super I/O芯片、Flash芯片都能享有脚位数减少、体积微缩的好处，主板的设计也可以简化，这也是取名LPC——Low Pin Count的原因。2、LPC总线的接口管脚LPC总线由7个必选信号和6个可选信号组成，具体如下表所示：表 3-2 LPC总线可选信号列表信号外设Host设备信号描述LDRQ#OI外设进行DMA or bus mastering操作的总线请求信号，一对一，外设之间不能共享同一个LDRQ#SERIRQI/OI/O中断请求信号CLKRUN#ODI/OD外设进行DMA or bus mastering操作才会需要该信号，用于停止PIC bus，同PCI CLKRUN信号LPME#ODI/OD电源管理唤醒，与PCI PME相似LPCPD#IOPower DownLSMI#ODISMI信号系统管理中断 MB板上的JDEBUG connector有12pin,没有连接LRESET#信号，只连接了其余的6个必选信号，为主板诊断提供接口，其中CLK_DEBUG由PCH提供，24MHZ： EC与PCH连接的LPC总线中除了包含7个必选信号，还包含SEEIRQ和CLKRUN#信号。这里需要注意的是JDEBUG的CLK信号与连接EC和PCH的LPC总线中CLK信号并非同一个信号。PCH提供了2个输出24MHz时钟的管脚，但每个时钟只能驱动一个LPC设备，故EC和JDEBUG各连接一个。3.LPC总线的通信协议LPC总线支持多种事务类型的操作,例如IO读写、内存读写、DMA读写、Firmware memory读写等。一个cycle通常一下流程：总线host拉低LFRAME#信号，指示cycle开始，同时将相关信息输出到LAD[3:0]上主机Host根据Cycle类型驱动相应的信息到LAD[3：0]上，比如当前操作的事务类型、数据传输方向及size大小、访问地址等。host根据Cycle类型的不同选择进行驱动数据或者是移交总线控制权。外设获取总线控制权后，将相应的数据驱动到LAD[3：0]上。表示该Cycle完成。外设释放总线控制权。至此该Cycle结束。一个典型cycle通常由Start、Cyctype+Dir、ADDR、Size(DMA only)、Channel(DMA only)、TAR、Sync、DATA状态组成，下图是一个典型的cycle示例流程，该cycle类似于IO读或内存读操作中的cycle，DATA字段由外设驱动发送给host.图4.1 cycle示意流程图3.1 StartStart用于指示一个传输的开始或者结束。当FRAME#信号有效时，所有的外设都要监视LAD[3：0]信号，并在FRAME#信号有效的最后一个时钟进入START状态。LAD[3：0]的值编码如下表表4.1 Start状态 LAD[3:0]定义3.2 Cycle Type／Direction(CYCTYPE+DIR)该状态由Host驱动，对Cycle的传输类型(Memory、IO、DMA)以及传输方向进行说明。LAD[0]在该场中被保留，作为外设应该忽略。具体定义值见下表表4.2 Cyctype+DIR状态 LAD[3:0]定义3.3 Size该状态表示传输数据DATA字段的大小，由h