- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
- 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
实验时间安排 第一组:周四14:00-15:30 第一组:周四15:30-17:00 第三组:周五15:50-17:20 第四组:周五17:50-19:20 第五组:周五19:20-20:50 第二讲 Quartus Ⅱ 6.0的安装及使用 1.QuartusⅡ软件的安装 2.QuartusⅡ软件的简介 Quartus II是Altera公司在21世纪推出的FPGA/CPLD开发环境,是Altera前一代FPGA/CPLD集成开发环境MAX+Plus II的更新换代产品,其功能强大,界面友好,使用便捷。 Quartus II 软件集成了Altera的FPGA/CPLD开发流程中所涉及的所有工具和第三方软件接口。通过使用此开发工具,设计者可以创建、组织和管理自己的设计。 3.QuartusⅡ设计流程 4.QuartusⅡ设计实例 4.1 新建工程项目 4.2 新建原理图/文本文件 4.3 编译综合、生成模块、查看RTL图 4.4 仿真测试 4.5 编程下载 4.6 硬件测试 4.1 新建工程项目 1.新建一个文件夹 2.打开QuartusⅡ软件 3.新建工程项目 Quartus II软件的用户界面 4.1.3 建立新工程 1)指定工程名称 File→New Project Wizard 2)选择需要加入的文件和库 3)选择目标期间 4)选择第三方EDA工具 5)结束设置 4.2 新建原理图/文本文件 1)选择输入模式 2)进行设计输入 3)对设计文件进行命名并保存 4)把刚设计的文件设为顶层文件 1)选择输入模式 File→New或使用快捷键Ctrl+N,弹出 2)进行设计输入 3)对设计文件进行命名并保存 4)把刚设计的文件设为顶层文件 4.3 编译综合、生成模块、查看RTL图 生成模块 查看RTL图 4.4 仿真测试 1)新建波形文件 2)设置仿真时间长度 3)设置仿真网格 4)查找节点 5)设置输入信号并保存波形文件 6)选择功能仿真并输入仿真 7)生成功能仿真网表 8)执行仿真 9)分析仿真波形是否正确 1)新建波形文件 2)设置仿真时间长度 3)设置仿真网格 4)查找节点 5)设置输入信号并保存波形文件 6)选择功能仿真并输入需仿真文件 输入需仿真文件 7)生成功能仿真网表 8)执行仿真 9)分析仿真波形是否正确 4.5 编程下载 1)选择器件/芯片 2)锁定管脚 3)编译、时序仿真(可不做) 4)编程下载 1)选择器件/芯片 2)锁定管脚 3)编译、时序仿真 时序仿真结果 4)编程下载 4.6 硬件测试 * * 1班 2班 1.QuartusⅡ软件的安装; 2.QuartusⅡ软件的简介; 3.QuartusⅡ设计流程; 4.通过简单的实例演示各流程以及常用工具的使用方法,熟悉QuartusⅡ软件的用户界面、常用工具和设计流程; 主要内容 标题栏 菜单栏 工具栏 工程工作区 资源管理窗口 编辑状态显示窗口 信息显示窗口 单击Nect 新工程的文件夹名 工程名 顶层实体名 注:工程名 要与顶层实 体名相同! 单击Next 如果此设计包括其他设计文件,可以在“File name”的下拉菜单中选择文件,或者单击“Add All”按钮加入该目录下的所有文件。如果需要用户自定义的库,则单击“User Libraries”按钮来选择。 封装类型 引脚数量 速度等级 系统会自动给所设计的文件分配一个器件 用户需制定目标器件 建立的工程名称、选择的器件和选择的第三方工具等信息如果无误的话则可单击“Finish” AHDL文本文件 流程图和原理图文件 网表文件 在线系统文件 Verilog HDL文本文件 VHDL文本文件 选中后使该文件添加到刚建立的工程中去 *
文档评论(0)