通信原理实验报告.docxVIP

实验十九滤波法及数字锁相环法位同步提取实验一、实验目的掌握滤波法提取位同步信号的原理及其对信息码的要求。掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。二、实验器材主控信号源、13、8号模块各一块双踪示波器一台连接线若干三、实验原理1、滤波法位同步提取实验原理框图滤波法位同步提取实验框图2、滤波法位同步提取实验框图说明将单刀双掷开关S2上拨，选择滤波法位同步提取电路，输入HDB3单极性码信号经一个256K窄带滤波器，滤出同步信号分量，通过门限判决后提取位同步信号。但由于有其他频率成分的干扰,导致时钟有些部分的占空比不为50%，因此需要通过模拟锁相环进行平滑处理；数字的256K时钟经过4分频之后，已经得到一定的平滑效果，送入CD4046鉴相输入A脚的是64KHz的时钟信号，当CD4046处于同步状态时，鉴相器A脚的时钟频率及相位应该与鉴相器B脚的相同。由于鉴相器B脚的时钟是VCO经8分频得到的。因此，VCO输出的频率为512K。3、数字锁相环法位同步提取实验原理框图数字锁相环位同步提取实验原理框图4、数字锁相环法位同步提取实验框图说明锁相法位同步提取是在接收端利用锁相环电路比较接收码元和本地产生的位同步信号的相位，并调整位同步信号的相位，最终获得准确的位同步信号。4位拨码开关S3设置BCD码控制分频比，从而控制提取的位同步时钟频率，例如设置分频频率“0000”输出4096KHz频率，“0011”输出512KHz频率，“0100”输出256KHz频率，“0111”输出32KHz频率。。数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。根据各个模块组态的不同， DPLL 可以被划分出许多不同的类型。根据设计的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案。在LL－ DPLL中，DLF 用双向计数逻辑和比较逻辑实现，DCO 采用“加”、“扣”脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。DPLL实现框图如下：数字锁相环框图下面就对数字锁相环的各个组成模块的详细功能、内部结构以及对外接口信号进行说明：①超前－滞后型数字鉴相器与一般DPLL 的DPD的设计不同，位同步DPLL 的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。LL－DPD为二元鉴相器，在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。LL－DPD通常有两种实现方式：微分型LL－DPD和积分型LL－DPD。积分型LL－DPD具有优良的抗干扰性能，而它的结构和硬件实现都比较复杂。微分型LL－ DPD 虽然抗干扰能力不如积分型LL－DPD，但是结构简单，硬件实现比较容易。本实验采用微分型LL－DPD，将环路抗噪声干扰的任务交给DLF模块负责。LL－DPD模块内部结构与对外接口信号如图所示，LL－DPD在ClkEst跳变沿(含上升沿和下降沿)处采样DataIn上的码值，寄存在Mem中。在ClkEst下降沿处再将它们对应送到两路异或逻辑中，判断出相位误差信息并输出。Sign 给出相位误差极性，即ClkEst相对于DataIn是相位超前(Sign=1)还是滞后(Sign=0)。AbsVal给出相位误差绝对值：若前一位数据有跳变，则判断有效，以AbsVal输出1表示；否则，输出0表示判断无效。下图显示了LL－DPD模块的仿真波形图。LL－DPD模块输入输出关系仿真波形图②数字环路滤波器(DLF)DLF用于滤除因随机噪声引起的相位抖动，并生成控制DCO 动作的控制指令。本实验实现的DLF内部结构及其对外接口信号如下图所示。DLF模块内部结构与对外接口信号滤波功能用加减计数逻辑CntLgc实现，控制指令由比较逻辑CmpLgc生成。在初始时刻，CntLgc被置初值M/2。前级LL－DPD模块送来的相位误差PhsDif在CntLgc中作代数累加。在计数值达到边界值0或M后，比较逻辑CmpLgc将计数逻辑CntLgc同步置回M/2，同时相应地在Deduct或Insert引脚上输出一高脉冲作为控制指令。随机噪声引起的LL－DPD相位误差输出由于长时间保持同一极性的概率极小，在CntLgc中会被相互抵消，而不会传到后级模块中去，达到了去噪滤波的目的。计数器逻辑CntLgc的模值M 对DPLL的性能指标有着显著地影响。加大模值M，有利于提高DPLL的抗噪能力，但是会导致较大的