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用户定义元件（UDP） Primitive UDP_name (OutputName,List_of_inputs)； Output_declaration； List_of_input_declarations； [reg_declaration]； [initial_statement]；//输出端赋以初值（0,1或x） table list_of_table_entries； endtable endprimitive UDP只能有一个输出和一个或多个输入，第一个端口必须是输出端口，取值为0，1或x（不允许为z），输入中出现z以x处理。 所有的端口变量都必须是1位的 其行为以表的形式处理 二选一多路选择器（UDP） Primitive Mux2x1(out,in1,in2,Sel); Output out; Input in1,in2,sel; table // in1 in2 sel : out 0 ? 1 : 0;//“?”表示既可以是0，也可以是1 1 ? 1 : 1; ? 0 0 : 0; ? 1 0 : 1; 0 0 x : 0; 1 1 x : 1; endtable endprimitive 带异步清零的D触发器（UDP） Primitive D_Async_FF (Q,Clk,Clr,Data); output Q; reg Q; input Clk,Clr,Data; table //Clk Clr Data:Q(state):Q(next) (01) 0 0 : ? : 0; //(01）表示0转换到1 (01) 0 1 : ? : 1; (01) 0 1 : 1 : 1; (01) 0 0 : 0 : 0; //忽略时钟负边沿, (?1) 0 ? : ? : -; //“-”表示值无变化 (?1) 1 ? : ? : 0; ? 1 ? : ? : 0; endtable endprimitive Verilog系统函数 从文件读取数据 $readmemh(“file name” , memory_name begin_addr end_addr ) ; //16进制 $readmemb(file name , memory_name begin_addr end_addr ) ; //2进制? 写数据到文件 $writememh(“file name” , memory_name begin_addr end_addr ) ; //16进制 $writememb(file name , memory_name begin_addr end_addr ) ; //2进制? Verilog系统函数 begin_addr, end_addr可以省略,省略的时候,read操作时,以文件的大小为准, write操作时,以memory的size为准. 在read操作的文件中,允许空格,TAB键,换行, 空行, 以及注释. 数据文件中可以包括注释语句 数据只允许以二进制或十六进制存放，不能包含位宽与基数说明内容。各个数据之间以空白符间隔。 每个数据位允许出现逻辑值的四种状态与下划线 数据文件中允许包含地址说明，形式为“@hhhh”，其中“@”为地址说明符，“h”表示地址以十六进制形式给出。 ROM module ROM(addr, data, oeb) ; input? [14:0] addr ; // 地址信号output [7:0] data ; // 数据信号input? oeb ; // 读使能信号，低电