自动循环计数器1111简析.docVIP

目 录 一、设计目的…………………………………………………….. …… .2 二、设计任务……………………………………………………………..2 三、设计要求……………………………………………………………..2 四、总设计方案…………………………………………………………..2 五、单元电路功能简介…………………………………………………..3 六、工作原理及其原理总图……………………………………………..9 七、元件清单…………………………………………………………….11 八、 收获、体会…………………………………………………………12 九、参考文献……………………………………………………………..13 一、设计目的 1.熟练掌握计数器的应用。 2.加深对加减循环计数和显示电路的理解。 二、设计任务 1. 用集成计数器实行3～9自动循环计数。 2. 电路能实现3～9加法和3～9减法循环计数。 输出用数码显示。 三、设计要求 1.确定总体设计方案画出总方框图，划分各单元电路的功能，并进行单元电路的设计，画出逻辑图。 2.选择元器件型号。 3.画出总逻辑图和装配图，并在实验板上组装电路。 4.进行电路调试，使其达到设计要求。 5.写出总结报告。 四、总体设计方案 分析设计任务，该系统由单脉冲产生部分、加减控制模块、可逆计数器、译码显示模块构成。完成由加法计数自动转向减法计数。可逆计数器实现加法、减法计数功能。加减控制模块可由门电路组成的基本RS触发器和其它控制门电路构成。译码显示模块完成该结果的数字显示。自动循环计数器设计框图如图1所示。 图1 自动循环计数器设计框图 五、单元电路功能简介 1、单次脉冲产生部分 采用仿真软件自带的函数发生器。 2、可逆计数器 74LS190是同步十进制可逆计数器，它是靠加/减控制端来实现加法计数和减法计数的。其引脚排列如图功能表如表1所示。（1）逻辑功能示意图 输 入 输 出 CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 0 × × × d0 d1 d2 d3 1 0 0 ↑ × × × × 1 1 1 ↑ × × × × 1 1 × × × × × × d0 d1 d2 d3 加 计 数 减 计 数 保 持 图 74LS190集成芯片引脚图引脚说明CO/BO：进位输出/借位输出端 CP：时钟输入端 ：计数控制端（低电平有效） D0～D3：并行数据输入端 ：异步并行置入控制端（低电平有效） Q0～Q3：输出端 ：行波时钟输出端（低电平有效） ：加/减计数方式控制端74LS190的预置是异步的。当置入控制端（）为低电平时，不管时钟端（CP）状态如何，输出端（Q0～Q3）即可预置成与数据输入端（D0～D3）相一致的状态。 74LS190的计数是同步的靠CP同时加在四个触发器上而实现的。当计数控制端（）为低电平时，在CP 上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。当计数方式控制（）为低电平时进行加计数；当计数方式控制（）为高电平时进行减计数。只有在CP为高电平时，和才可以跳变。 74LS190有超前进位功能。当计数上溢或下溢时，进位/借位输出端（CO/BO）输出一个宽度约等于CP脉冲周期的高电平脉冲；行波时钟输出端（）输出一个宽度等于CP低电平部分的低电平脉冲。 利用端可级联成N位同步计数器。当采用并行CP控制时，则将接到后一级；当采用并行控制时，则将接到后一级CP。 图4 加减法状态图 （3） 74LS138译码器（引脚图,工作原理，真值表） 74HC138引脚图 图5 74HC138管脚图74LS138 为3 线－8 线译码器，其工作原理如下：当一个选通端（）为高电平，另两个选通端（)和）低电平时，可将地址端（A、）的二进制编码在一个对应的输出端以低电平译出。3线-8线译码器74LS138的功能表 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。 74LS48的引脚见图6，其中，D C B A为8421BCD码输入端，a—g为 7段译码输出端。 图6 74LS48引脚图74LS48的功能表如表4所示 表4 74LS48引脚功能表—七段译码驱动器功能表十进数或功能 输入 BI/