EDA技术及实践(第3章).ppt

VHDL基础 3.1 硬件描述语言概述 VHDL:VHSIC ( Very High Speed Integrated Circuit ) HDL HDL：Hardware Describe Langauge VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力； 学习HDL的几点重要提示 1.了解HDL的可综合性问题 HDL可以用来系统仿真和硬件实现。 如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。 学习HDL的几点重要提示 2. 用硬件电路设计思想来编写HDL 学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。 学习HDL的几点重要提示 3.语法掌握贵在精 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义。 3.1.1 组合电路描述 entity mux21a is port(a,b: in bit; s: in bit; y: out bit); end; architecture one of mux21a is begin y=a when s=0 else b; end; 3.1.2 VHDL结构 实体：描述了电路器件的外部情况和各信号端口的基本性质。 entity mux21a is port(a,b: in bit; s: in bit; y: out bit); end; 3.1.2 VHDL结构 端口语句：用来描述电路的端口及端口信号的性质。 port( a,b : in bit ; s : in bit ; y : out bit ); 3.1.2 VHDL结构 可综合的端口模式有4种： （1）IN——输入端口； （2）OUT——输出端口； （3）INOUT——双向端口； （4）BUFFER——缓冲端 口； 3.1.2 VHDL结构 数据类型BIT：取值范围是逻辑位‘1’和‘0’； 可以参与逻辑运算或算数运算； bit_vector(1 downto 0); 3.1.2 VHDL结构 结构体的一般表达式如下： architecture 结构体名 of 所对应实体名 is [说明语句] begin 功能描述语句 end; 3.1.2 VHDL结构 architecture one of mux21a is begin y = a when s = 0 else b; end; 3.1.2 VHDL结构 条件信号赋值语句：when_else 赋值目标 = 表达式 when 赋值条件 else 表达式 when 赋值条件 else …… 表达式； y = a when (s = “00”) else b when (s = “01”) else c when (s = “10”) else d ; 3.1.2 VHDL结构 选择信号赋值语句：with_select_when with 选择表达式 select 赋值目标 = 表达式 when 选择值， 表达式 when 选择值， …… , 表达式 when 选择值; with s select y = a when “00”, b when “01” , c when “10”, d when others; 上机练习： 分别用when_else语句和with_select_when语句实现4选1数据选择器，要求完成设计输入、编译和仿真。 仿真时注意输入信号波形编辑的原则是a、b、c、d有所不同，两个选择输入端按00、01、10、11四种情况出现即可。 请启动Tools→RTLViewer观察不同语句所对应电路结构有何不同； 注意事项： 1、新建文件时，选择vhdl file选项； 2、保存文件时，文件名必须和实体名一致； with_select_