《EDA原理第10章设计下载及调试.ppt

设计下载和调试 何宾 2011.09 设计下载和调试-本章概要 本章主要介绍了可编程逻辑器件配置接口、创建配置 数据、下载实现和可编程逻辑器件调试。在可编程逻辑器 件配置接口部分，重点介绍了Xilinx的FPGA常用的几种下 载模式；在创建配置数据部分，重点介绍了配置属性和 PROM配置文件的生成过程；在设计下载部分，重点介绍 了下载的实现、JTAG诊断和建立SVF文件；在可编程逻 辑器件调试部分，介绍了常用的调试可编程逻辑器件的方 法和ChipScope Pro在线逻辑分析仪软件工具。 Xilinx的CPLD器件采用非易失性工艺，只有JTAG下 载模式，其下载过程比较简单，本章只介绍现场可编程门 阵列的下载及配置过程。 可编程逻辑器件配置接口 在介绍该部分内容时，以Xilinx最新一代的Spartan-6 系列FPGA芯片配置接口为例介绍FPGA的可配置接口，对 于其它系列的芯片的配置可以参考该部分的配置接口。 Spartan-6 FPGA支持所有配置模式。然而，与以前 FPGA不同的是Spartan-6只有两个模式引脚M[1:0]（以前 的FPGA使用三个模式引脚M[2:0]），这两个引脚用于定 义配置模式。表10.1给出了在不同模式引脚的状态下所定 义的配置模式， 可编程逻辑器件配置接口 设计下载和调试-JTAG模式 边界扫描/JTAG，即 IEEE/ANSI 标准1149.1_1190，是 一套设计规则，可以在芯片级、板级和系统级简化测试、 器件编程和调试。该标准是联合测试行动小组（JTAG） 设计下载和调试-JTAG模式 （由北美和图10.5 JTAG方式下载欧洲的几家公司组成） 开发的。IEEE 1149.1标准最初是做为一种能够延长现有 自动测试设备（ATE）寿命的片上测试基础结构而开发 的。 利用该标准整合测试设计，允许完全控制和接入器件 的边界引脚，而无需不易操作的或其它测试设备。每个符 合JTAG要求的器件的输入/输出引脚上都包括一个边界单 元如图10.5所示。正常情况下，它是透明的和停止运行 的，允许信号正常通过。借助于测试模式下的器件，您可 以采集输入信号，以备后期分析之用；输出信号可以影响 板上的其它器件。 设计下载和调试-JTAG模式 简而言之，IEEE 1449.1 标准定义了一个串行协议。无 论封装约束怎样，该协议都要求每个符合标准的器件上要 有4个（也可以是5个）引脚。这些引脚定义了测试接入端 口（TAP），以便实现片上测试基础设施的操作，从而确 保印刷电路板上的所有器件安装正确并处于正确的位置， 以及器件间的所有互连都与设计所描述的一致。 设计下载和调试-JTAG模式 　JTAG标准的信号包含： 　1、TCK ：这是一个时钟信号，用于同步1149.1内部 状态机操作。 　　２、TMS ：1149.1内部状态机模式选择信号。该信号 在TCK的上升沿被采样，用来决定状态机的下一个状态。 　　3、TDI ：1149.1数据输入引脚。当内部状态机处于正 确状态时，信号在TCK的上升沿被采样，并被移入器件的 测试或编程逻辑。 设计下载和调试-JTAG模式 　　4、TDO ：1149.1数据输出引脚。当内部状态机处于 正确状态时，该信号代表从器件测试或编程逻辑移出的数 据位。 输出数据在TCK的下降沿有效。 　　5、TRST（可选）：1149.1异步复位引脚。当置低 时，内部状态机立即进入复位状态。 由于该引脚是可选 的，而通常为器件增加引脚会带来额外的成本，因此很少 使用。 此外，内部状态机（如标准所定义的）已经明确 定义有同步复位机制。 设计下载和调试-JTAG模式 　 设计下载和调试-串行模式 在串行配置模式，在每个CCLK时钟下，通过加载配 置位来配置FPGA： 1) 在主串行模式下，CCLK是输出； 2) 在从串行模式下，CCLK是输入； 在串行模式中，有四种方法用于配置FPGA： 1）主串行配置：典型的设置包括一个XCF00S的串行 PROM； 2）从串行配置：典型的设置包括一个处理器，用于提 供数据和时钟； 3）菊花链串行配置：用来自一个PROM或者处理器的 不同镜像来串行配置多个FPGA 4）伙同串行配置：用来自一个PROM或者处理器的不 同镜像来并行配置多个FPGA 设计下载和调试-串行模式 设计下载和调试-主串行模式 设计下载和调试-主串行模式 在该模式下，使用Xilinx的平台Flash将代码下载到 FPGA芯片内。使用Xilinx的平台F