verilog编写规范_2003.pptVIP

本规范的目的是提高书写代码的可读性，可修改性，可重用性优化代码综合和仿真的结。果指导设计工程师使用VerilogHDL规范代码和优化电路。 逻辑功能正确 可快速仿真 综合结果最优 可读性较好 范围涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码等。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1、选择有意义的信号和变量名 用有意义而有效的名字有效的命名有时并不是要求将功能描述出来如 For ( I = 0; I 1024; I = I + 1 ) Mem[I] = #1 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名 2、用连贯的缩写 长的名字对书写和记忆会带来不便甚至带来错误采用缩写时应注意同一信号在模块中的一致性缩写的例子如下 Addr address Pntr pointer Clk clock Rst reset Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3、用最右边的字符下划线表示低电平有效高电平有效的信号不得以下划线表示短暂的引擎信号建议采用高有效 如 Rst_ Trdy_, Irdy_ Idsel. 4、大小写原则 名字一般首字符大写其余小写但parameter, integer 定义的数值名可全部用大写 两个词之间要用下划线连接 如 Packet_addr, Data_in, Mem_wr Mem_ce_ Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 5、全局信号名字中应包含信号来源的一些信息 如D_addr[7:2] 这里的D 指明了地址是解码模块(Decoder module)中的地址 6、 同一信号在不同层次应保持一致性 7、 自己定义的常数类型等用大写标识 如parameter CYCLE=100 8、 避免使用保留字 如in out x z等不能够做为变量端口或模块名 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Modules 顶层模块应只是内部模块间的互连 尽量避免再做逻辑，如不能再出现对reg变量赋值等 这样做的目的是为了更有效的综合 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. /* ==============================*\ Filename ﹕ xxxxx.v Author ﹕ Description ﹕ Called by ﹕Top module Revision History ﹕ Revision 1.0 Email ﹕ Company ﹕ Copyright(c) reserved \*================================== */ Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. . 不要对Inpu t进行驱动, 在module 内不要存在没有驱动的信号，更不能在模块端口中出现没有驱动的输出信号，避免在仿真或综合时产生warning 干扰错误定位。 . 每行应限制在80个字符以内以保持代码的清晰美观和层次感，一条语句占用一行如果较长超出80个字符则要换行。 . 电路中调用的 module 名用Uxx 标示，向量大小表示要清晰，采用基于名字 的调用而非基于顺序 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyr