天津大学数字集成电路第十讲加法器及答案.ppt

第十讲 数据通路设计 Tian Jin University shizaifeng@tju.edu.cn 大多数数字电路按功能划分 数据通路（如加法器、乘法器、移位器） 存储器 控制电路 I/O、互连 回顾:基本的功能块 Datapath 运算单元 Adder, multiplier, divider, shifter, etc. 寄存器页、流水线 多路选择器、译码器 Control Finite state machines (PLA, ROM, random logic) Interconnect 交换器, 仲裁器, 总线 Memory Caches (SRAMs),移位寄存器, DRAMs, buffers Intel 微处理器的数据通路 Itanium 有6 个如下的整数执行单元 Itanium 处理器的整数数据通路 CELL 处理器架构 PS3多核心处理器CELL性能强劲 　　Cell处理器是东芝、IBM和索尼联合研发的。目前用于索尼公司的PS3。该处理器性能强劲，被称之为“芯片上的超级计算机”。不过，除了游戏机外，合作三方至今并未为Cell找到其他更好的用途。Cell内的1个PPE和8个SPE 　　Cell处理器将给电视机带来超强性能。据称，电视机将可以在一个屏幕上显示48个独立的电影画面，此外可以提供超高清的画质。 CBEA-Compliant处理器 Cell内部有一条 768bit位宽的“EIB单元互联总线环（Element Interconnect BUS Ring，EIB Ring）”，它实际上是一个强大的内部总线控制逻辑—Cell内所有的功能单元都通过EIB总线环连接在一起，包括PPE、八个SPE、XDR内存控制器以及外部总线接口，它们所采用的无一例外都是全双工的128bit连接总线。若Cell工作在4GHz频率上，Cell内部的各个功能单元便都拥有 4GHz×128bit／Hz×2（全双工）÷8Byte/bit＝128GBps带宽 位片式（Bit-Sliced ）设计 位片式（Bit-Sliced）数据通路 数据通路的特点 数据通路它在很大程度上决定了整个系统的性） 规整性：（Bit-slice）优化版图 局域性：（时间、空间，算子相邻布置）版图紧凑 正交性：（数据流、控制流）规整的布线 层次化： 高位－低位，多位－少位 模块化： 包括各种IP 模块 加法器 加法器设计 加法器常常是限制速度的部件。加法器的优化可在逻辑级和电路级进行 二进制加法运算 FA 的门级实现结构 互补静态CMOS逻辑实现的FA 1位全加器定义 进位产生、进位取消、进位传播信号 为了利于具体实现，常常定义一些中间信号（注意它们与Cin 无关）： 进位产生（Generate）信号： G = AB 进位取消（Delete) 信号： D = !A !B 进位传播(Propagate) 信号： P = A ? B 逐位（行波、串行）进位 Ripple-Carry Adder 结构：由N 个一位加法器串联而成，第i 级的Carry-out用来产生第i+1 级的Sum和Carry 特点： 结构直观简单，运行速度慢，最坏情形下关键路径的延时：Tadder=(N-1)Tcarry + Tsum N 位逐位进位加法器的延时正比于加法器位数N ： Td = O (N) 进位路径中取消反相器 消除反相器的进位链 镜像（Mirror）加法器的设计 镜像（Mirror）加法器版图结构 镜像（Mirror）加法器的特点 消除了进位输出的反相门。 巧妙实现进位“传播／产生／消除”功能，同时减少面积和延时。 不同于传统的“ 对偶” 拓扑，而是“ 对称” 或“ 镜像”，有利于版图实现。选择合适的P 管和N 管的尺寸，可保证相同的上升和下降时间。 在进位产生电路中，最多两个管子串联。共24 个晶体管 在设计该加法器的版图时，应当使！CARRY节点上的电容较小。该节点上的电容包括本级的四个扩散电容和两个栅电容，以及下一级加法器的六个栅电容。减少扩散电容特别重要。 连接Cin 的管子连到接近门的输出端处。 只有在进位电路中的管子需要优化尺寸以改善速度，在“和”位电路中的管子可以采用最小尺寸 传输门加法器 曼彻斯特进位链（Manchester Carry Chain ） 曼彻斯特动态进位链特点 采用动态逻辑降低复杂性和加快速度 预充电时所有中间节点被预充至VDD ，求值时有条件放电。 进位链传输管只用N 管，节点电容很小，为四个扩散电容。 进位链的分布RC 本质使传播延时与位数N 的平方成正比，因此有必要插入缓冲器。 从输出端到输入端通过进位链管子的放电电流逐步加大，因此从输出端到输入端逐步 加大进位链管子的尺寸可提高速度。 曼彻斯特进位链的动态实现 4