《VHDL语言基础1.pptVIP

李 登 峰 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。 描述此设计功能输入输出端口（Port） 在层次化设计时，Port为模块之间的接口 在芯片级，则代表具体芯片的管脚 输入（Input） 输出（Output） 双向（Inout）：可代替所有其他模式，但降低了程序的可读性，一般用于与CPU的数据总线接口 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b;--Error end a; Entity test2 is port(a: in std_logic; b : buffer std_logic;