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* 时序电路举例 ENTITY r1 IS PORT ( d : in BIT; clk : in BIT; q : out BIT); END r1; ARCHITECTURE reg1 OF r1 IS SIGNAL a, b : BIT; 信号 BEGIN PROCESS (clk) BEGIN IF rising_edge(clk) THEN -- CLKEVENT AND CLK=1 q = b; b = a; a = d; END IF; END PROCESS; END reg1; 注意三个END! * 4位可逆计数器 ENTITY count_4 IS PORT (clk, rst, updn : in std_logic; q : out std_logic_vector(3 downto 0)); END count_4; ARCHITECTURE logic OF count_a IS BEGIN PROCESS(rst, clk) SIQNAL tmp_q : std_logic_vector(3 downto 0); BEGIN IF rst = ‘0’ THEN tmp_q = 0; （异步复位） ELSIF rising_edge(clk) THEN IF updn = 1 THEN tmp_q = tmp_q + 1; ELSE tmp_q = tmp_q - 1; END IF; q = tmp_q; END IF; END PROCESS; END logic; * 4位加法计数器的VHDL描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; * 带有复位功能的10进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST : IN STD_LOGIC; COUT : OUT ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK) VARIABLE C_Q : STD_LOGIC_VECTOR(3 DOWNTO 0); ---定义当前状态 * ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK) VARIABLE C_Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN ----续上页 IF RST = ‘1’ THEN C_Q := ‘0’ ; --上升沿无关，异步复位 END IF; IF CLK‘EVENT AND CLK=’1‘ THEN -- 上升沿 IF C_Q = “1001”, THEN C_Q :=‘0’ -- 计数0到9， COUT = ‘1’; -- 进位信号，次态为零 ELSE C_Q := C_Q + 1 ; END IF; END IF; END PROCESS; END behav; * 例题: 用VHD
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