Verilog激励语言中增加延时的正确方法..docVIP

Verilog语言设计增加延时的正确方法 在设计仿真激励文件是，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。 1：阻塞式左延时赋值语句 举例说明如下 module adder_t1 (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; always @(a or b or ci) #12 {co, sum} = a + b + ci; endmodule 分析：上面例子是希望在输入信号变化后12ns再更新输出结果，假设在15ns时a发生变化，在27ns时，结果将被更新，但是如果在15ns到24ns这一段时间，a，b，ci又发生了变化，在27ns时，结果将按照最新的a，b，ci进行计算并被更新，图示如下： 如果将程序修改成如下格式，仿真的结果不变。 module adder_t7a (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; reg [4:0] tmp; always @(a or b or ci) begin #12 tmp = a + b + ci; {co, sum} = tmp; end endmodule 如果将程序做如下修改， module adder_t7b (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; reg [4:0] tmp; always @(a or b or ci) begin tmp = a + b + ci; #12 {co, sum} = tmp; end endmodule 仿真的结果如下图所示：从15ns到27ns之间的变化被忽视。 结论：阻塞式赋值语句是一句一句执行的，一句没有执行完，下一句绝不会执行。正因为如此，在此例中在延时12个ns的时间里，不作任何处理，tmp值保持不变（2’b10），而且对敏感变量的变化不作反应。不要将延时放在阻塞式赋值语句的左侧，这是一种不好的代码设计方式。 2：阻塞式右延时赋值语句 看下面的例子： module adder_t6 (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; always @(a or b or ci) {co, sum} = #12 a + b + ci; endmodule 它的仿真结果同adder_t7b。 下面两个例子的仿真结果和相同adder_t6 module adder_t11a (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; reg [4:0] tmp; always @(a or b or ci) begin tmp = #12 a + b + ci; {co, sum} = tmp; end endmodule module adder_t11b (co, sum, a, b, ci); output co; output [3:0] sum; input [3:0] a, b; input ci; reg co; reg [3:0] sum; reg [4:0] tmp; always @(a or b or ci) begin tmp = a + b + ci; {co, sum} = #12 tmp; end endmodule 结论：不要将延时放在阻塞式赋值语句的右侧，这是一种不好的代码设计方式。 3：非阻塞式左延时赋值语句 看例子： module adder_t2 (co, sum, a, b, ci)