浅析VLSI互联系统时延分析和时延优化方法.docVIP

浅析VLSI互系统时延和时延优化 摘要：介绍了VLSI互连的时延的定义，然后说明了目前所采用的几种时延的计算方法和延时，最后布线结构，驱动电路减少RC常量三部分了目前I互连系统时延的优化方法。：延Elmore延时法 RC模型延优化 Delay Analysis of VLSI interconnect systems and delay optimization Abstract : Firstly we introduced the definition of delay in VLSI interconnection system, and a brief description of several of the currently used method of calculating delay and delay models. And finally describes the current VLSI interconnect system latency optimization methods : change the wiring structure, improved driver circuits, reduce the RC constants. Key words: time delay , Elmore delay method ,RC Models ,time delay optimization 1 引言 在早期的电子工业中，对大多数的电路系统而言，互连线尺寸远小于信号波长，在这种情况下，由于逻辑门和晶体管所引起的信号延迟远远大于互连线所引起的延迟，所以，互连线通常只被看作是简单的金属导体，它仅具有电连通的意义，这时，整个电路系统的性能主要取决于电路的逻辑设计，只需利用传统的电路模拟工具就可在时域内有效地对这一类电路系统分析与模拟。但是近些年来，随着半导体材料科学与信息产业的迅猛发展，大规模集成电路的系统规模越来越大，工作速度越来越高，特征尺寸日益减小。不断增加的导线电阻加上缩短的门延迟使得导线延迟越发重要，门电路的速度将越来越快，导线速度却更慢。尽管在180nm甚至更低工艺采用铜互连及其它低K介电系数材料来减少互连延迟，然而互连线的时延60％-70％，成为制约系统性能的关键因素。本文浅析VLSI互联系统时延分析方法简单介绍了时延优化方法 2 时间延迟的定义 Elmore时延概念或者以信号上升或下降时间即信号在其最大值的10％与90％之间变化所需的时间作为时延的定义。Elmore把时延定义为脉冲响应的一阶分量，即 TD= 其中e(t)单位脉冲响应，TD近似地表示了信号从其初始值到达最终值的50％时所需的时间。 3 时延的 3.1 SPICE模拟法 SPICE软件是广泛使用的电路模拟工具。它用梯形公式和Gear公式数值积分法对电路进行动态波形分析，从而计算出时延。这种方法的计算精度较高，但速度慢，因而对大规模电路的时延分析，需花费过量的计算资源，不能适应VLSI的要求。 3.2 分量匹配法(MMM) 分量匹配法分析时延的基本思路是用一个简单的多项式逼近电路的脉冲响应。设电路的脉冲响应为 H（s）并令 H(s)= m(n=0，1，2，?)称为n阶分量。选择合适的阶数，就可以用一个简单的多项式近似 H(s)。H(s)的前三个分量可计算为 一般说来，阶数取得太大，精度较高，但计算复杂化。 3.3 Elmore延时法 Elmore延迟法相当于一阶分量匹配法，其延迟时间为TD= m1/m0。当实际波形非单调变化时，这种方法就不准确了，这是其局限性。但计算简单是它的优势，特别是针对具有RC树结构的线网．其时延可用观察法计算出： 其中，k是树的节点,rnk是输出节点n与节点k共享的公共路径的电阻,ck是节点k上的电容。rnk和ck的具体计算与所用电路模型有关，下面分几种模型lmore延时法三种最基本的模型结构，分别是型T型。这模型延时如下： L型 (型D=RC TD=1/2RC T型TD=1/2RC 3.4 互连线的RC模型总RC模型 D可写为 其中，R0表示源点的输出电阻(Vo是源点，vi是漏点),re和ce分别表示边(连线)e的电阻和电容,Ce表示之树Te中的节点电容之和(这里Te是边e之后的之树)，CO表示整棵树的总电容，path( Vo,Vi)表示连接Vo和Vi的所有边的集合。假设re和ce与边e的长度成正比，则上式第一项表示时延与RC树的连线总长度成线性关系，而Σ求和项表示时延与源点到漏点的距离成二次平方关系。因此可得出下列结论：(1)当Ro较大时，第一项起主要作用，布线应按连线长度最小为原