《1.12第十二讲并行存储器.pptVIP

并行存储器 第3章 存储系统 教学内容 高速存储器的概念 获取高速的方法 教学要求 理解并掌握双端口存储结构以及逻辑判断。 理解并能计算多交叉存储器的组织形式，读取时间。 掌握相联存储器的工作原理。 教学重点与难点 多交叉存储器的计算 一 并行存储器 原因：CPU和主存储器在速度上不匹配，而且在一个CPU周期中可能需要用几个存储器字，这便限制了高速计算。 目前解决办法： 主存储器缩短读出时间，或加大字长。 采用并行操作的双端口存储器。 在CPU中和主存储器中加入一个高速缓存器。 在每个存储器周期中存取几个字。 1 双端口存储器 双端口存储器：是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。 双端口存储器IDT7133 双端口存储器的工作方式 无冲突读写的量化 双端口存储器的工作方式 有冲突的读写控制：对同一个存储单元，同时读写而造成的。 解决办法：设置busy线判断优先。 两种不同判断依据： .CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端。 .地址有效判断:如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口。 有冲突读写控制讨论 busy初始值是有效电平 实例 设存储器容量为4M字，字长为32位，模块数m＝4，分别用顺序方式和交叉方式进行组织，存储周期T＝200ns，数据总线宽度32位，总线传送周期τ为50ns。问顺序存储器和交叉存储器的模块平均存取时间，带宽各是多少？ 二模块交叉存储器实例 由8个256K×4位DRAM芯片组成一个块(256K×32位) 由两个块(256K×32位)组成一个二交叉模块(512K×32位) 由8个二交叉模块(存储体)组成一个存储器(16MB) 存储器接口 8位存储器接口 数据总线是8位，存储器只能按字节编址。 16位存储器接口 2个存储体组成，通过选择信号 实现，如果传送一次16位，两个都选中，如传送的是8位则一个存储体选中。 32位存储器接口 4个存储体组成，有选择信号 实现. 64位存储器接口 8个存储体组成，有选择信号 实现. 零等待存取 DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读出信息予以充电再生。 相联存储器的组成 课堂练习 1、半导体SRAM靠( )存储信息。DRAM靠（）存储信息。 2、双端口存储器和多体交叉存储器属于（）存储器结构。前者采用（）技术，后者采用（）技术。 3、一个512KB的SRAM存储器，其地址和数据线的总和是（）。 课堂练习 4、组成2M×8位的内存，可以使用（） A、1M×8位进行并联 B、1M×4位进行串联 C、2M×4位进行并联 D、2M×4位进行串联 课堂练习 判断： 5、CPU访问存储器的时间是由存储器的容量决定的。（） 6、因为动态随机存储器是破坏性读出，所以必须不断刷新。 7、一般情况下，ROM与RAM在存储体中统一编址。 8、多体交叉存储器主要解决扩充容量问题 综合题 9、设有一个1MB容量的存储器，字长32位。 按字节编址，地址寄存器，数据寄存器各为几位？编址范围? 按半字编址，地址寄存器，数据寄存器各为几位？编址范围? 按字编址，地址寄存器，数据寄存器各为几位？编址范围? 设计题 用8K×8位的ROM芯片和8K×4的SRAM芯片组成存储器，按字节编址，其中SRAM的地址为2000H－7FFFH,ROM的地址为C000H-FFFFH，画出此存储器组成的结构图及与CPU连接图。 * * Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation