数字电路后端设计_逻辑综合要素.pptVIP

* DRC约束 DRC即Design Rule Constraints，一般由半导体厂商提供，在使用工艺库中的逻辑单元时对其连接所强加的限制，主要有：max_capacitance，max_transition，max_fanout ＃为当前设计设定最大电容值为0.5pf set_max_capacitance 0.5 [current_design] ＃为当前设计设定最大转换时间为2.0ns，在整个设计上施加最 ＃大转换时间延迟可以帮助防止在上连线上出现长的转换时间， ＃也可以约束单元的输出端的转换时间以减少其功耗 set_max_transition 2.0 [current_design] ＃在当前设计的所有单元的输出引脚上设置max_fanout set_max_fanout 10 [current_design] 在DC优化时，DRC约束具有最高的优先级，DC会先让电路满足DRC，然后才是时序约束。 * 面积约束 我们用set_max_area来设定面积约束。例如 set_max_area 1000 set_max_area 0 面积的单位由工艺库定义，可以是： 1. 2输入与非门 2. 晶体管数目 3. 平方微米 设定了面积约束，DC会尽量优化到所设定的面积；当没有设定面积约束时，DC会做最小限度的面积优化；若设定为0，则DC会对面积做