大学毕业设计—基于vhdl的uart设计.docVIP

毕业论文 基于VHDL的 UART设计 The UART Design Based on VHDL 【摘 要】UART是设备和设备间进行通信的关键，当一个设备需要和另一个连接的设备进行通信时，通常采用数字信号，这种源自并行的信号必须转换成串行信号才能通过有线或无线传输到另一台设备。在接收端，串行信号又转换成并行信号进行处理，UART处理这种数据总线和串行口之间的串-并和并-串转换。本文所要实现的就是就是这种串-并和并-串的转换，使之能够进行数据的传输。本文介绍了用FPGA技术实现UART电路的一种方法，用VHDL进行编程，在Modelsim下进行编译及仿真等。 【关 键 字】FPGA，VHDL，UART，接收，发送 【Abstract】UART is the key of communications between devices.When a device needs to communicate with a connected device,usually digital signals applied,which must be transformed into serialised signal to another device through wires or wireless space.When being received to process, the serialised signals must be transformed to parellised signals.UART processes this serial_data to parallel_data /parallel _data to serial_data transform between data bus and slave port. This paper is to implement this serial to parallel and parallel to serial transform and make the transferring between data properly.This paper introduces a method implemented by FPGA technique programmed by VHDL,simulated and compiled by Modelsim. 【Keywords】FPGA,VHDL ,UART,receive ,send 目 录 1 绪论 6 1．1 EDA 技术发展概况 6 1.1.1 CAD 阶段（20 世纪 60 年代中期—20 世纪 80 年代初期） 6 1.1.2 CAE 阶段（20 世纪 80 年代初期—20 世纪 90 年代初期） 6 1.1.3 EDA 阶段（20 世纪 90 年代以来） 6 1.2 FPGA的发展及优点 7 1.3 电路设计方法发展 8 1.3.1 自底向下的设计方法 9 .协同设计； 10 （1）总体结构的设计 10 （2）子模块的激活实现（Acitive Module Design） 10 （3）模块的最后合并（Final Assembly） 10 3．模块化分的原则 10 （3）将不同优化目标的逻辑分开 11 （4）将松约束的逻辑单元归到同一模块 11 （6）合适的模块规模 11 4.全局逻辑的设计 11 1.4 ISE软件介绍 12 1.6 本文主要工作 13 2.1 常用的计算机接口 13 2.2 RS-232川口通信简介 16 2.2.2．RS-232协议 17 1．DSR信号线 17 2．DTR 信号线 17 3．RTS 信号线 17 4．CTS 信号线 17 5．DCD 信号线 17 6．RI信号线 17 2.2.3．RS-232通信时序和UART 19 2.2.4. 串行通信实现方案 20 3.1 UART实现原理 21 3.2 UART工作流程 22 4.3 波特率发生器模块的实现 24 RISE_PULSE_COUNT : BD_COUNT := BD9600_HPC ); 26 FULL_PULSE_COUNT = 10, 27 RISE_PULSE_COUNT = 5 27 4.4 移位寄存器模块的实现 27 4.5奇偶校验器模块实现 28 PARITY_RULE : PARITY := NONE ); 28 4.6 总线选择模块的实现 29 4.7 计数器模块的实现 30 4.8 UART内核模块的实现 31 （2）奇偶校验器 31 (5) 波特率发生器 34 4.8.3 UART内核模块的实现 37 PARITY_RULE